Цифровой коррелятор

Цифровой коррелятор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вьиислительной техники и может быть использовано в системах автоматического управления и контроля, а также в устройствах цифровой обработки сигналов . Цель изобретения - повышение быстродействия коррелятора, которая достигается за счет вычисления корреляционных оценок без выполнения операции умножения в явном виде. Цифровой коррелятор содержит два аналого-цифровых преобразователя, четыре регистра, два блока памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, компаратор , коммутатор, генератор тактовых импульсов, элемент И и блок синхронивации. Компаратор и коммутатор производят выбор и передачу меньшего по модулю значения кода на четвертый регистр, а большего - на третий регистр. Введение элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с соответств тощими функциональными связями позволяет перейти от циклического вьтолнения операции умножения к вьшолнению ее за од- - ну операцию сравнения кодов и нескольких операций сдвига и тем самым получить существенный выигрыш в скорости вычисления значений корреляционных функций. 2 ил. i (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИ4ЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТЯЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3855361/24-24 (22) 11 ° 02.85 (46) 15.08.86. Бюл. N 30 (72) В.С.Джус и M.Â.Ñîëäàòåíêî (53) 681.32 (088,8) (56) Грибанов Ю.И. Автоматические. цифровые корреляторы. М.: Энергия, 1971, с. 153.

Авторское свидетельство СССР

Р 1096656, кл. G 06 F 15/336, 1983. (54) ЦИФРОВОЙ КОРРЕЛЯТОР (57) Изобретение относится к области вычислительной техники и может быть использовано в системах автоматического управления и контроля, а также в устройствах цифровой обработки сигналов. Цель изобретения — повышение быстродействия коррелятора, которая достигается за счет вычисления корреляционных оценок без выполнения

„.Я0„„12511Î7 А 1 (5i) 4 G 06 F 15/336 операции умножения в явном виде. Цифровой коррелятор содержит два аналого-цифровых преобразователя, четыре регистра, два блока памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, компаратор, коммутатор, генератор тактовых импульсов, элемент И и блок синхрониеации. Кампаратор и коммутатор производят выбор и передачу меньшего по модулю значения кода на четвертый регистр, а большего — на третий регистр. Введение элемента ИСКЛЮЧА10ЩЕЕ ИЛИ с соответствующими функциональными связями позволяет перейти от циклического выполнения операции умножения к выполнению ее за од- . ну операцию сравнения кодов и нескольких операций сдвига и тем самым получить существенный выигрыш в скорости вычисления значений корреляционных функций. 2 ил.

Изобретение относится к вычислиres:ьной технике и может быть испол1-зовано в системах автоматического управления и контроля, применяемых, например, в радиолокации. 5

Целью изобретения является повышение быстродействия коррелятора.

На фиг.l представлена структурная схема коррелятора на фиг.2 структурная схема блока синхрониза- 10 ции.

Коррелятор (фиг. 1) содержит первый аналого-цифровой преобразователь

1, первый регистр 2, первый блок 3 памяти, второй регистр 4, второй ана- !5 лого-цифровой преобразователь 5„ элемент ИСКЛ1ОЧА1ОЩЕЕ ИЛИ 6, компаратор 7, коммутатор 8, трет пл регистр 9, четвертый регистр 10, генератор ll тактовых импульсов, сумматор 12, второй 20 блок 13 памяти, элемент И 14, блок 15 синхронизации, первый вход 16 коррелятора, второй вход 17 коррелятора, выход 18 коррелятора.

Блок 15 синхронизации коррелятора (фиг.2) содержит генератор 19 одиночного импульса, первый элемент 20 задержки, первый элемен r ИЛИ 21, первый триггер 22, первый элемент И 23, 3О первый элемент ИЛИ 24, второй элемент 25 задержки, третий элемент

ИЛИ 26, третий элемент 27 задержки, четвертый элемент ИЛИ 28, четвертый и пятый элементы 29 и 30 задержки, второй элемент И 31 первый задаю— щий генератор 32, пятый и шестой элементы ИЛИ 33 и 34, второй триггер 35, третий элемент И 36, седьмой элемент

ИЛИ 37, шестой и седьмой элементы 38 и 39 4О задержки, четвертый элемент И. 40, восьмой и девятый элементы ИЛИ 41 и 42, третий триггер 43, пятый элемент И 44, восьмой и девятый элементы 45 и 46 задержки, второй задающий генератор 47, элемент ИЛИ 48, четвертый триггер 49, шестой элемент И 50, десятый и одиннадцатый элементы 51 и 52 задержки, десятый, одиннадцатый и двенадцатый элементыИЛИ 53-55, двенадца07 2 тьял и тринадцатый элементы 56 и 57 задержки, cчетчики58 и59 адреса и произведений, четырнадцатьп, пятнадцатый, шестнадцатый и семнадцатый элементы

60-63 задержки, седьмой элемент И 64, первый, третий,четвертью, пятый, шестой, седьмой, девятыйл, десятый, восЬ— мой, одиннадцатый, тринадиатый, двенадцатый и второй выходы 66, 67, 70, 69,71,77,72,73,68,74,65,76 и 75 соот ветственно.

Цифровои коррелятор работает следующим образом.

На входы 16 и 17 поступают соответственно сигналы х (t) и у (t) . Пройдя через аналого — цифровые преобразова- тели 1 и 5, их оцифрованные модульные значения, представляемые в естественной форме, после хранения на соответствующих регистрах 2, 4 и задержки в первом блоке 3 памяти поступают на входы компаратора 7 и коммутатора 8. Последние обеспечивают передачу меньшего по модулю цифрового кода в третий регистр 9, а большего в четвертый регистр 10. Такое распределение цифровых кодов по регистрам

9 и 10 фактически обеспечивает релейный метод вычисления оценки корреляционной функции, так как в дальнейшем все вычислительные операции проводятся только над одним, меньшим по модулю, цифровым кодом, находящимся в третьем регистре 9. Дополнительно к этому в корреляторе производится анализ старшего разряда модульного значения большего цифрового кода, который обеспечивает коррецию меньшего цифрового кода с целью получения более высокой точности вычис.ления промежуточных произведений. Полученные таким образом модульные значения произведений поступают на вход сумматора 12, на знаковый вход которого с выхода элемента ИСКЛ1ОЧАОЩЕЕ

ИЛИ 6 поступает знак произведения.

На сумматоре 12 совместно с вторым блоком 13 памяти формируется окончательная оценка корреляционной функции:

Ntm-f

R (К ) = — sign x sign y

"3 1 -)=

К/

1х, (2, при1х /ñ/ó I; (1)

/у,/: 2, при /х „ / > /у /, з 1251 где К (Kp} — количество нулей (число сдвигов) между запятой и первой значащей цифрой входного кора xz к (y>)

Для органиэации синхронной работы отдельных блоков и вычисления оценки корреляционной функции параллельно-последовательным способом в, соответствии с выражением. (1) исполь-!О зуется блок 15 синхронизации. Работа цифрового коррелятора синхронизируется четырьмя последовательностями импульсов, вырабатываемых блоком 15 °

Работа блока 15 начинается с выработ-!5 ки генератором 19 одиночного импульса управляющего сигнала 65 СБРОС.

Данный управляющий сигнал обеспечивает установку в исходное нулевое. состояние блока 13, первого 22, вто-.2р рого 35, третьего 43 и четвертого

49 триггеров, а также счетчиков 58 адреса и 59 произведений. Задержанный в первом элементе 20 задержки управляющий сигнал СБРОС производит 25 установку в единичное состояние первого триггера 22, разрешая передачу тактовых импульсов, формируемых первым задающим генератором 32, через первый элемент И 23 на вход последо- gg вательно соединенных второго 25 и третьего 27 элементов задержки. В результате с тактовой частотой первого задающего генератора 32 вырабатывается первая последовательность управляющих сигналов:

I-1 ПУСК АЦП вЂ” управляющий сигнал 66, обеспечивающий формирование и выдачу оцифрованных величин с выходов первого и второго аналого-цифровых преобразователей и 5, а также перевод первого 2 и второго 4 регистров в нулевое состояние, при этом последние подготавливаются к: приему новой информации, поступающей 4 с первого 1 и второго 5 аналогоцифровых преобразователей;

I-2 ЗАПИСЬ В РЕГИСТРЫ 1 и 2 С АЦПуйравляющий сигнал 67;

T-3 ЗАПИСЬ В БЛОК 3 — управляю- 5О щий сигнал 69, обеспечивающий парафазную запись информации с выхода первого регистра 2 в ячейку памяти блока 3 по текущему адресу, сформированному счетчиком 58 адреса.

В результате после формирования

m-1 раз первой последовательности управляющих сигналов блок 15 с так107 топ ой час то той B TopoI о э адаюн егc генератора 47 вырабатывает вторую последовательность управляющих сигналов:

II-1 ПУСК Algal — управляюший сигнал 66;

II-2 ЗАПИСЬ В РЕГИСТРЫ 1 И 2 С

АЦП вЂ” управляющий сигнал 67;

II-3 ЗАПИСЬ В БЛОК 3 — управляющий сигнал 69;

II-4 ЗАПИСЬ В РЕГИСТРЫ 9 и 10 управляющий сигнал 72, обеспечивающий парафазную запись информации в регистры 9 и 10, поступающий с выхода коммутатора 8, управляемого компаратором 7;

II- 5 ПУСК ГЕНЕРАТОРА — управляющий сигнал 73, обеспечивающий запуск генератора ll;

II-6 СЧИТЫВАНИЕ С БЛОКА 13 — управляющий сигнал 74, обеспечивающий парафазное считывание информации в сумматор 12 с блока 13 по текущему адресу, сформированному счетчиком

58 адреса;

II-7 СЛОЖЕНИŠ— управляющий сигнал 75, обеспечивающий выполнение операции сложения в сумматоре 12;

II-8 ЗАПИСЬ В БЛОК 13 — управляющий сигнал 76, обеспечивающий парафазную запись информации с сумматора 12 в блок 13 по текущему адресу, сформированному счетчиком 58 адреса..

III-1 СЧИТЫВАНИЕ С БЛОКА 3 — управляющий сигнал 71, обеспечивающий парафазное считывание информации в первый регистр 2 с блока 3 по текущему адресу; сформированному счетчиком 58 адреса;

III-2 ЗАПИСЬ В РЕГИСТР 2 — управляющий сигнал 70, обеспечивающий парафазную запись информации с блока 3 в первый регистр 2;

III-8 РЕГЕНЕРАЦИЯ вЂ” управляющий сигнал 77, обеспечивающий регенерацию (перезапись информации с 1-й ячейки в (i-1)-ю ячейку памяти) информации в блоке 3. Одновременно данный управляющий сигнал производит перевод третьего триггера 43 в единичное состояние (при этом разрешается выработка второй последовательности управляющих сигналов), четвертого триггера 49 в нулевое состояние (выработка третьей последовательности управляющих сигналов прекращается), а также поступает на вход счетчика 59

1251107 произведений для формирования следующего (большего на единицу младшего разряда) номера текущего произведе— ния.

Выработка второ". и третьей последовательностей управляющих сигналов прекращается сигналом переполнения, вырабатываемым счетчиком 59 произ- )и ведений. Сигнал переполнения переводйт четвертый триггер 49 в нулевое состояние, а второй триггер 35 в единичное состояние, В результате после формирования N-m раз второй по-,11 следовательности управляющих сигналов и (N-»>) ° (m-1) раэ третьей после— довательности ут>равляющих сигналов блок 15 с тактовой частотой первого задающего генератора 32 вырабатывает четвертую последовательность управляющих сигналов:

IV-1 СЧИТЫВАНИЕ С БЛОКА 13 — управляющий сигнал 74, обеспечивающий парафазное считывание информации на 25 устройство индикации ". блока 13 по текущему адресу, сформированному счетчиком 58 адреса. Данный управляющий сигнал через седьмой элемент 39 задержки поступает на вход счетчика 58 адреса,цля формирования следующего (большего на единицу младшего разряда) номера текущего адреса считывания. Одновременно управляющий сигнал 74 через шестой элемент 38 задержки поступает на вход четверто— го элемента И 40. Последний с учетом содержимого счетчика 58 адреса формирует сигнал перевода в нулевое состояние второго триггера 35„ Управ- О ляюший сигнал 68 олока 15 представляет собой Е-разрядный код адреса, поступающий на входы блоков 3 и 13.

На этом работа цифрового корреля вЂ, Я тора прекращается.

Выходы управляющих сигналов I-l, ХЕ-1, Х-2 ч II-2, Х-3 и II-3, являющиеся общими для отдельных .узлов цифрового коррелятора, объединены че- рез двухвходовые логические элементь>

ИЛИ 24, 26, 28 и 37 соответственно.

Логические элементы И 31. 40 и 64 являются многовходовыми с числом входов Х+1, где Š— разрядность двоично-55 го счетчика 58 ацреса, и представляют собой элементы неполного дешифратора.

Формула изобрете»ия

Нифровой коррелятор, содержащий первый и второй аналого-цифровые преобразователи, первый, второй, третий и четвертый регистры, первый и второй блоки памяти, компаратор, коммутатор. элемент И, сумматор, блок синхронизации и генератор тактовых ыптульсов, причем информационные входы первого и второго аналого-цифровых преобразователей являются первым и вторым информационными входами коррелятора соответственно, выходы первого и второго аналого-цифровых преобразователей соединены с информационными входами первого и второго регистров соответственно, разрядные выходы которых соединены с соответству>ощими информационными входами коммутатора, объединенные входы запуска первого и второго аналого-цифровых преобразователей соединены с первым выходом блока синхронизации, вход разрешения суммирования сумматора соединен с вторым выходом блока синхронизации, отличающийся тем, что, с целью повышения быстродействия, в него введен элемент

ИСКЛЮЧА1ОЩЕЕ ИЛИ, третий выход блока синхронизации подключен к объединенным входам разрешения записи первого и второго регистров, объединеннь>е входы обнуления которых подключены к первому выходу блока синхронизации, четвертый выход которого соединен с дополнительным входом разрешения записи первого регистра, пятый выход блока синхронизации соединен с первым входом разрешения записи первого блока памяти, вход считывания которого соединен с шестым выходом блока синхронизации, седьмой выход которого соединен с вторым входом разрешения записи первого блока памяти, адресные входы первого и второго блоков памяти объединены и подключены к восьмому выходу блока синхронизации, девятый выход которого подключен к объединенным входам разрешения записи третьего и четвертого регистров,-. десятый выход блока синхронизации соединен r.. входом запуска генератора тактовых импульсов, одиннадцатый выход блока синхронизации соединен с входом считывания второго блока памяти, первый вход разрешения записи которого соединен с двенадцатым выхо!

7 1251 дом блока синхронизации, тринадцатый выход которого соединен с вторым входом разрешения записи второго блока памяти, информационный вход-выход первого регистра соединен с информационным входом-выходом первого блока памяти, разрядные выходы гервого и второго регистров соединены с соответствующими информационными входаеа tt ми компаратора, выходы Больще и

"Меньше" которого соединены с соот— ветствующими управляющими входами коммутатора, первый и второй информационные выходы которого соединены с информационными входами третьего и четвертого регистров соответственно, входы синхронизации которых объеди107 нень! и подключены к выходу элемента

И, первый вход которого соединен с выходом четвертого регистра, второй вход элемента И соединен с выходом генератора тактовых импульсов, выход третьего регистра соединен с первым информационным входом сумматора, второй информационный вход которого соединен с выходом элемента

ИСКЛ10ЧАЮЩЕЕ ИЛИ, первый и второй информационные входы которого соединены со знаковыми выходами первого и второго регистров соответственно, информационный вход-выход сумматора соединен с информационным входом-выходом второго блока памяти, выход которого является выходом коррелятора.

1251107

Составитель Е.Ефимова

Техред И.Ходанич

Корректор А.Обручар

Редактор И.Рыбченко

Заказ 4413/47 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4