Устройство для контроля логических схем

Устройство для контроля логических схем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для контроля цифровых и логических схем. Цель изобретения - увеличение глубины контроля. Устройство содержит генератор тестов, блок регистрации, схему сравнения, три коммутатора, счетчик адреса, блок памяти, эталонной реакции, блок эталонных задержек, счетчнк ошибок, схему несовпадения, блок задержек. Основной принцип контроля традиционен. Сравнивают с эталоном выходную реакцию контролируемой логической схемы и в случае выявления ошибки, фиксируется адрес, на котором произошла ошибка. В контролируемой логической схеме выбирают отдельные контрольные точки и сигналы с выхода их пропускают черезблок задержек, одновременно сигналы с контрольных точек блока памяти эталона поступают через блок временных задержек на первые входы схемы несовпадения для сравнения с информацией, поступающей на вторые входы. Случаи несовпадения подсчитываются счетчиком ошибок и поступают на блок регистрации. 4 ил. Q в СЛ

СО)ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) 01) 1 (5)) 4 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTWI (21) 3840520/24-24 (22) 15.01.85 (46) 23.08.86. Бюл. У 31 (72) Т.А.Золотухина и Е.Н .Хохлачев (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 406197, кл. С 06 F II/00, 1972.

Авторское свидетельство СССР

В 627479, кл. С 06 F II/26, !974. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ СХЕМ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для контроля цифровых и логических схем.

Цель изобретения — увеличение глубины контроля. Устройство содержит генератор тестов, блок регистрации, схему сравнения, три коммутатора, счетчик адреса, блок памяти, эталонной реакции, блок эталонных задержек, счетчик ошибок, схему несовпадения, блок задержек. Основной принцип контроля традиционен. Сравнивают с эталоном выходную реакцию контролируемой логической схемы и в случае выявления ошибки, фиксируется адрес, на котором произошла ошибка. В контролируемой логической схеме выбирают отдельные контрольные точки и сигналы с выхода их пропускают через.блок задержек, одновременно сигналы с контрольных точек блока памяти эталона поступают червз блок временных задержек на первые входы схемы несовпадения для сравнения с информацией, поступающей на вторые входы. Случаи несовпадения подсчитываются счетчиком ошибок и поступают на блок регистрации. 4 ил.

1252786

Из 16ретение относи-.ся к автоматике и вычислительной технике и может бь|ть и пользовано для контроля логических схем.

Цель изобретения — увеличение глубины контроля.

Н» фиг.(показана блок-схема устройства, на фиг.2 — схема регистра и блока сравнения; на фиг.3 — пример подключения к контрольным точкам контролируемой логической схемы через блок временных задержек; на фиг.4 — нременггые диаграммы выходньгх сигналов.

Устройство (фиг.l) содержит генератор 1 т .ктовых импульсов, блок 2 ввод» тестов, элемент 3 задержки, буфернг,п н»копитель 4, контролируемую логическую схему 5, блок 6 временных задержек, блок 7-эталонных временных задержек, блок 8 хранения этало. а, счетчик 9 адреса, блоки

10 и 1! потенциального согласования, коммугаторы 12, сумматор 13 по модулю два, блок !4 записи резуль-атов контроля, коммутатор 15, счетчик 16 ошибок, генератор 17 тестов, регистр 18, коммутатор !9, блок 20 сравнения, вход 2! пуска.

Гегистр 18 включает два блока

22 и 23 триггеров, единичные входы которьгх подключаются соответственно к выходам контролируемой логической схемы 5 (l,...,и) и блока 8 хранения эт»лона 8((,...,è ), а нулевые входы к выходу первой фазы генератора

1 тактовых импульсон. Число триггеров в блоках 22 и 23 соответствует числу выходов логической схемы 5 и блока 8 чр!! "å!kkkÿ эталонов. Единичныс выходы всех триггеров блоков

22 и 23 подключены к информационным входам коммутатора 19. Блок 20 сравнения включает блок 24 двухвхо/ довых элементов И и И, номера входог которых обоз гaчeггы сnoтвeтcтвеvkto цифр»мп 1,2 и 1, 2 . В блок сравнения B;cc) гит также элемент (П1! 25 .

Вход каждого элемента И в блоке

24 подключен к одному из единичных выходов блок» 22 триггеров, на котором з»писыв;гются сигналы с выхода объекта контроля.

Вторы» и -:одг! элементов И блока

24 гголкгпочень1 к нулевым выходам блока 23 триггеров, на котором записыв»ются сигналы с выхода эталонной схемы.

Входы и 2 элементов И подключены соответственно к нулевым выходам блока 22 триггеров и к единичным выходам блока 23.

На фиг.3 показаны цепи последовательно соединенных элементов 2628 контролируемой логической цепи, элементы 29 — 31 задержки, элементы

ИЛИ 32 — 34, элемент ИЛИ 35 — 37, элемент 38 — 40 задержки, цепи последовательно соединенных эталонных элементов 41 — 43 блока хранения эталона. Сумматор 13 по модулю два содержит элементы НЕ 44 и 45, элементы И 46 и 47, элемент ИПИ 48.

Устройство работает следующим образом.

Перед началом работы все блоки с элементами памяти обращаются в исходное состояние. Затем включается генератор 1 тактовых импульсов, который формирует в каждом такте импульсы двух фаз. Импульс первой фазы подается на вход блока 2 ввода тестов, и обеспечивается считывание сигналов теста с буферного накопителя 4. Затем импульсом второй фазы на выходе генератора 1 происходит считывание сигналов теста первого такта с буферного накопителя 4 и одновременная подача на входы контролируемой логической схемы 5 и блока 8 хранения эталона, работа кото" рых синхронизируется путем подачи тактовых импульсов с выходов генератора тактовых импульсов .

Сигналы с выходов контролируемой логической схемы 5 и блока 8 хранения эталона псступают на информациопные входы регистра 18. В слу ае несовпадения сигналов на одноименных выходах логической схемы 5 и блока 8 хранения эталона блок 20 сравнения формирует сигнал неисправности, который поступает в блок 14 записи результатов контроля и одновременно открывает коммутатор 19. Сигналы с выходов регистра 18, соответствующие несовпадающим выходным сигналам, поступают через открытый коммутатор 19 в блок 14 записи результатов контроля. В случае совпадения сигналов с выходов схемы 5 и блока 8 хранения эталона блок 20 сравнения не формирует сигнал неисправности и коммутатор 19 будет закрыт.

На каждом такте проверки импульсом первой фазы триггеры регистра 18 устанавливаются в нулевое состояние .

1252786

В реэультате этого на входь» элементов И и И блока 20 сра»»»»ения с выходов триггеров регистра 18 подаются разнополярные потенциалы. Элементы И и И блока 24 закрыты, и на

»

5 их выходах и, соответственно, на выходе элемента И!И 25 будут нулевые пот(-.нциалы, которые не обеспечат открытия коммутатора 19 и подачу сигнала неисправности в блок записи ре- »О эультатов контроля.

Импульсом второй фазы происходит хранения эталона соответствующие триггеры принимают одинаковые состояния (или нулевые, или единичные), в результате чего на входы элементов

И и И блока 24 подаются разнополярные потенциалы. Блок 20 срчвнения не формирует сигнзла»»еиспраг»»»ости, и коммутатор 19 закрыт. В случае

:»есовпадения сигналон хотя бы на дной паре одноимегп»ых вых(дов сооттстнующиг триггеpf,l принимают раэЗО п»чные состояния, поэтому на входах гоответствующего эпемента И»»ли И блока 24 будv1 однополярные положительные »»Отенциалы (единичные сигналы) и «а выходах также будет ф(рмироваться положитель»»ый г»сте»»35 циал (единичный сигнал) . Положительный потенциал, подаваемый через элемент Ш1И 25, открывает коммутатор 19, а также поступает в блок записи результатов контроля как сиг- "О нал неисправности. Одновременно через открытый коммутатор 1 9 происходит считывание выходных сигналов контролируемои логической схемы 5 и блока 8 хранения эталона в ре- 45 гистре 18.

Иа следующем такте работы устройства подачей импульса первой фазы триггеры регистра 18 вновь сбрасываются в нулевое состояние, и процесс 50 работы устройства повторяется.

С выходов генератора 1 тактовых импульсов тактовые импульсы первой фазь» также поступают на счетный вход счетчика 9 адреса, а второй фазы — »»а уг»рзвлякш»ие входы коммутатора. 1!а счетчике 9 адреса фиксируется код, соответствующий такту

Вь»ходы блоков 6 и 7 задержек подключены через б TQKII 10 и 11 по55 тенциальг»ого согласования, обеспечивающиее формиров 1ff lip импульсов достаточной длительности и мощнос1 И С ЦЕЛЬЮ КОМПЕНС 1ill»i» f)Oah»n)t IIOr О

:читывание сигналов с выходов контолируемой логической схемы 5 и блоа 8 хранения эталона. Сигналы подаются н1 единичные входы тригг еров регистра !8 t. изменяют их состояние.

В случае сов»»адения сигналов «а одноименных выходах схемы 5 и блока 8 рл»)оч и схемы, к ото рь»»» Г»осле ОКОнчан»»я T1êòà считываетгя через открытый к(ммутатор 12 в блок 14 записи резуэ»» татов контроля.

Тзким образом, в блоке 14 накапливается информация, содержащая ном(.р такта, возможный факт неисправности контролируемой логической гхе мы 5 » а этом такте и выходные сигналы контролируемой логи»еской» схемы

5 ii блока 8 хранения эталона, соответствующие этой неисправности.

Инф» рмация, записанная в блоке !

4, »»Оэноляет обнаружить отдельные неисправные элементы контролируемой логи »еской схемы 5 при достаточной полноте теста. Однако в случае последоваз ельного соединения элементов нгисп!) аг»ности становится нера эличим»ми. Позтому с цель»о л(калиэации этих не»»с»»равносте»», в устройстве

;»спольэуются блок 6 време»»ных задержек и блок 7 эталонных временных задержек с контактны)»и игольчатыми щуп,зми, b()торые можно подключить к контрольным точкам контролируемой логическои схемы 5 и блока 8 хранеHIItI -)талонов как в начале проверки

l() об»:аружения неисправности, так и ti(р(; понто;)»ой проверкой после ре I ис1 рацi.и HQHctfpQI! Ito(!11упь» подклк ч:«гся к ко»»троль»»ь»»» To÷ê 1ì логич(гh и схемы 5 и блоK(f 8 хрIIIPHèÿ

aT:h IOII, (фHI . 3), F . оки 6 и 7 задержек включают

Ili "I(;IО I«:I T(ЛЬHО СОЕД»»»IЕ»ifIЫЕ:ЭЛЕМСН ть» 29 — 31 и 38 — 40 зад(.ржк»», которые обе спечив ают з аде ржк у сигналов нр(мя, большее времени прохождения с»»гitалов через э)»емpttabt 26 — 28

» огической схе»ы 41 — 43 б:»ока х»)at1(. ItItFI этаг»О»»ог» . Это и(06)ходи."»О для

li(к tt()÷(ния наложения сиг»,1лов при прохождении их через блок)» задержек.

Сигнал»l с пь»хода каждого элемента заде ржк»» и (оответству»еще и контрольной точки элемента логической cxeitll 5 и блока 8 подаются на элементты ИЧИ 32 — 34 и 35 — 37 для исключения влияния задержанных импульсов на работу проверяемой схемы 5.

S разброса импульсов на выходах блоков задержек.

)252786

Формула изобретения

Импульс с выхода сумматора 13 по модулю два поступает на счетчик

16 ошибок, который фиксирует число несовпадений импульсов с выходов блоков задержек. После окончания проверки сигнал с выхода признака конца тестов генератора тестов поступает через элемент 3 задержки на управляющие входы коммутатора )5 и открывает его. Код, соответствующий числу несовпадающих импульсов разрядных выходов счетчика 16 ошибок подается через открытый коммутатор 15 на блок 14 записи результатов контроля, откуда затем может быть напечатан на бумажной ленте.

Элемент 3 задержки обеспечивает задержку считывания информации с выходов счетчика )6 ошибок на время прохождения всех импульсов через блоки 6 и 7 задержки, после окончания подачи сигналов теста.

15

25

По числу несовпадающих импульсов на выходах блоков 6 и 7 можно определить неисправный элемент из последовательно соединенных элементов

26 — 28 (4) — 43). Например, пусть

35 неисправен элемент 26 схемы 5, В этом случае (единичные или нулевые импульсы) на выходе как этого элемента, так и остальных элементов 26

28, как правило, не совпадают с

40 сигналами на выходах соответствующих элементов блока 8 хранения эталона.

В результате общее число несовпадений, фиксируемых счетчиком 16 ошибок

45 равном 3 и соответствует неисправности элемента 26 (фиг.4а). Если неисправен элемент 27, то сигналы на выходах элементов 27 и 28 не совпадают (фиг.4 ). В результате число

50 несовпадений равно 2, что соответствует неисправности элемента 27 и т.д. Таким образом, по числу несовпадений, фиксируемых счетчиком

16 ошибок и выводимых на печать блохом 14 записи результатов контроля, можно приближенно оценить место неисправности в цепи последовательно соединенньгх элементов.

Сумматор по модулю два фоРмиРУет выходной одиночный импульс в случае

5 несовпадения импульсов на выходах блоков 6 и 7 задержек.

Устройство для контроля логических схем, содержащее генератор тестов, блок хранения эталона, счетчик адреса, блок сравненИя, счетчик ошибок, первый коммутатор, причем выход признака тестового набора генератора тестов соединен со счетным входом счетчика адреса, вход пуска устройства соединен с входом пуска генератора тестов, о т л и ч а ю— щ е е с я тем, что, с целью увеличения глубины контроля, оно содер— жит блок временных задержек, элемент задержки, блок эталонных временных задержек, два блока потенциального согласования, сумматор по модулю два, регистр, второй и третий коммутаторы и блок записи результатов контроля, причем выход признака тестового набора генератора тестов соединен с входами сброса контролируемой логической схемы блока хранения эталона и регистра, а также с входом считывания блока записи результатов контроля, выход признака опроса генератора тестов соединен с входами синхронизации контролируемой логической схемы, блока хранения эталона, управляющим входом первого коммутатора и входом записи блока записи реэультатов контроля, вьгход признака опроса общего числа несовпадений генератора тестов через элемент задержки соединен с управляющим входом второго коммутатора, выходы признака тестового набора генератора тестов соединены с информационными входами контролируемой логической схемы и блока хранения эталона, выходы которого и выходы контролируемой логической схемы соединены с информационными входами регистра, первая и вторая группы выходов которого соединены с первой и второй группами информационных входов третьего коммутатора и первой и второй группами информационных входов блока сравнения, выход Не равно которого соединен с управляющим входом третьего коммутатора и входом синхронизации блока записи результатов контроля, разрядные выходы счетчика адреса соединены с информационными входами первого коммутатора, группа выходов которого и группы выходов второго и третьего коммутадва.

7 125 торов соединены с первой, второй и третьей группами информационных входов блока записи результатов контроля, выходы которого соединены с информационными выходами устройства, выходы контрольных точек контролируемой логической схемы соединены с входами блока формирования временных задержек, выход которого через первый блок потенциального согласования соединен с первым входом сум2786 8 матора по модулю два, выход которото соединен со счетным входом счетчика ошибок, разрядные выходы которого соединены с информационными входами второго коммутатора, выходы эталонных контрольных точек блока хранения эталоне соед;:::сны с входами блока эталонных временных задержек, выход которого соединен с вторым О входом сумматора по модулю

1252786

2 1

Ю @а 7l г 1

Фиг. Ф

Составитель А.Сиротская

Техред В.Кадар

Редактор В.Петраш

Заказ 4621/49

Производственно-полиграфическое предприятие, г.ужгород, ул,Проектная,4

1 I

Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д.4/5

Корректор И.Муска

Подписное