Устройство для вычисления квадратного корня

Устройство для вычисления квадратного корня

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в специализированных вычислителях автоматизированных систем управления при решении уравнений. Целью изобретения является повышение быстродействия при вычислении значения квадратного корня за счет уменьшения величин такта работы устройства посредством введения блока синхронизации вычисления 6. Установившееся состояние в устройстве достигается в случае, когда значение кода на выходе первого сумматора 4.1 не будет равно значению кода на выходе группы триггеров 5. В противном случае любое изменение на входе величины подкоренного значения F или неравенство значения на выходах первого сумматора значению на выходах группы триггеров через блоки преобразования прямого кода в дополнительный 2.1, 2.2, 2.3 и умножитель 3 вызовет изменение на выходе первого сумматора, которое запускает блок синхронизации вычислений, который на время переходного процесса блокирует перезапись значения с выхода первого сумматора на выход группы триггеров. Такт работы устройства определяется тактом работы бдока синхронизации вычисления. 1 з.п. флы, 2 ил. i (О

СООЗ CGSETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 С 06 F 7/552

c .c x

7Д f c, >

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3812475/24-24 (22) 15.10.84 (46) 30.08.86. Бюл. 9 32 (71) Институт проблем моделирования в энергетике АН УССР (72) В.Ф. Евдокимов, Ю.А. Плющ и З.А. Джирквелишвили (53) 681.325(088.8) (56) Авторское свидетельство СССР

9 957209, кл. G 06 Р 7/552, 1980.

Авторское свидетельство СССР

У 807317, кл. G 06 F 15/32, 1980. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ (57) Изобретение может быть использовано в специализированных вычислителях автоматизированных систем управления при решении уравнений. Целью изобретения является повышение быстродействия при вычислении значения квадратного корня за счет уменьшения величин такта работы устройства посредством введения блока синхрониза„„SU„„1254476 А 1 ции вычисления 6. Установившееся состояние в устройстве достигается в случае, когда значение кода на выходе первого сумматора 4.1 не будет равно значению кода на выходе группы триггеров 5. В противном случае любое изменение на входе величины подкоренного значения F или неравенство значения на выходах первого сумматора значению на выходах группы триггеров через блоки преобразования прямого кода в дополнительный 2.1, 2.2, 2.3 и умножитель 3 вызовет изменение на выходе первого сумматора, которое запускает блок синхронизации вычислений, который на время переходного процесса блокирует перезапись значения с выхода первого сумматора на выход группы триггеров. Такт работы устройства определяется тактом работы блока синхронизаций вычисления. 1 э.п, флы, 2 ил.

1254

После того, как выходы первого сумматора 4.1 примут устойчивое состояние, блок синхронизации вычислений 6 вырабатывает значение "1" и, этим самым производит перезапись полученного нового значения Х на выход группы триггеров 5. Записанное на выходах группы D-триггеров 5 измененное значение числа Х вызывает изменение на выходах умножителя 3 и второго сумматора 4.2, что, в свою очередь, изменяет какой-либо из разрядов числа на выходах первого сумматора 4.1 и вновь блок 6 синхрониза35 ции вычислений процесса запрещает перезапись изменяющегося значения до окончания переходного процесса на первом сумматоре 4.1 на выход группы триггеров 5.

Процесс установления схемы в искомое решение х повторяется до тех пор, пока на выходах первого сумматора 4.1 не установится значение х равное значению на выходах группы

45 триггеров 5.

Изобретение относится к вычислительной технике и,может быть использовано в специализированных устройствах для решения уравнения в автоматизированных системах управления. 5

Целью изобретения является повышение быстродействия за счет минимизации величины задержки вычисления вследствие асинхронного определения интервала переходного процесса. 10

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — структура блока синхронизации вычислений.

Устройство содержит вход 1 величины подкоренного устройства, пер- * 15 вый — третий преобразователи 2.1-2.3 прямого кода s дополнительный умножитель 3, первый 4.1 и второй 4.2 сумматоры, группу триггеров 5, блок 6 синхронизации вычислений, выход 7 значения квадратного корня устройства.

Блок 6 синхронизации вычислений содержит группу формирователей импульсов 8 и элемент И 9.

Устройство функционирует следующим образом.

Работа устройства в случае представления информации четырьмя двоичными разрядами с фиксированной запятой перед старшим разрядом.

На вход величины подкоренного значения устройства подается число F.

Рассмотрим работу устройства при установившемся решении х, равном корню квадратному иэ F.

На выходе первого преобразователя прямого кода в дополнительный 2.1 образуется дополнительный код х =

=(1-x), на выходе умножителя 3 появится значение числа х у, на выходе второго преобразователя 2.2 прямого кода в дополнительный образуется дополнительный код числа (х x)

Третий преобразователь прямого кода в дополнительный формирует дополнительный код числа F-=F второй сумматор 4.2 вычисляет значение числа.11 =(х x) +F +х.

9 Я

Младшие четыре разряда подаются на младшие четыре разярда третьего входа первого сумматора 4.1, а на старшие четыре и на знаковый разряд третьего входа первого сумматора подается значение знакового разряда с выхода второго сумматора 4.2. На выходе первого сумматора 4.1 формируется значение искомого х=х х +F+ A.

476 2

Полученные четыре старших разряда с выхода первого сумматора 4.1 соответствуют установившемуся состоянию схемы Х=0,1000. Аналогично можно рассмотреть работу устройства и при другом устойчивом состоянии.

Рассмотрим работу схемы устройства с блоком синхронизации вычислений.

При изменении значения любого разряда числа F, поступающего на вход 1 устройства, на выходе первого сумматора 4.1 начинает изменяться соответствующий разряд числа x . .При этом блок 6 синхронизации вычислений вырабатывает значение "0", который запрещает перезапись изменякщегося значения х (до окончания переходного процесса в первом сумматоре 4.1) на выход группы триггеров 5.

Формулаизобретения

1. Устройство для вычисления квадратного корня, содержащее первый и второй сумматоры, умножитель и группу триггеров, причем вход величины подкоренного значения подключен к первому информационному входу первого сумматора, второй информационный вход которого соединен с выходом умножителя, выходы разрядов первого сумматора соединены с информационными входами триггеров группы, выходы

1254

Составитель С. Куликов

Редактор Н. Слободяник Техред Л.Сердюкова

Корректор В.Бутяга

Заказ 4721/52 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 которых соединены с входом первого сомножителя умножителя и с первым информационным входом второго сумматора, выход которого соединен с третьим информационным входом первого сумматора, вьгходы триггеров группы являются выходом значения квадратного корня устройства„ о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия, в него допол- 10 нительно введены три преобразователя прямого кода в дополнительный и блок синхронизации вычислений,.причем входы признака переходного процесса блока синхронизации вычислений соединены с выходами разрядов первого сумматора, а тактирующий вход блока синхронизации вычислений соединен с синхронизирующими входами триггеров группы, выходы триггеров группы под- gp ключены через первый преобразователь прямого кода в дополнительный к вхо476 4 ду второго сомножителя умножителя, входы второго и третьего преобразователей прямого кода в дополнительный соединены с выходом умножителя и с входом величины подкоренного значения устройства соответственно, выходы второго и третьего преобразователей прямого кода в дополнительный соединены с первым и вторым информационными входами второго сумматора соответственно.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок синхронизации вычислений содержит группу формирователей импульсов и элемент И, причем входы запуска формирователей импульсов группы сое,динены с входами признака переходного процесса блока, выходы формирова телей импульсов группы соединены с входами элемента И, вьгход которого является тактирующим выходом блока.