Устройство для контроля логических блоков

Устройство для контроля логических блоков

Иллюстрации

Показать все

Реферат

 

Изобретение атносится к вычислительной технике. Целью изобретения является повьппение достовер .кости контроля логических блоков. Устройство содержит первый и второй триггеры, первый элемент И, генератор тактовых импульсов, счетчик, сигнатурный анализатор, элемент индикации и отличается тем, что для достижения цели изобретения в него введены блок памяти, дешифратор, генератор синхроимпульсов, группа регистров, первьй и второй регистры , группа мультиплексоров, мультиплексор , группа коммутаторов входов-выходов , группа элементов И, элемент сравнения, элемент ИЛИ, третий и четвертый триггеры, первьй и второй элементы НЕ, второй, третий, четвертый, пятый и шестой элементы И, элемент задержки, генератор кода Грея, что позволяет выполнить структурную декомпозицию контролируемого логического блока на ряд фрагментов, каждай из которых контролируется независимо от других. Устройство для контроля логических блоков предназначено для использования при разработке контрольно-стендовой аппаратуры ЭВМ. 1 ил. О)

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 С 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3861976/24-24 (22) 22.02.85 (46) 30.08.86. Бюл. У 32 (72) Г.Н. Кондратеня, А.Я. Старовойтов, Г.В. Стебуля и С.Н. Шелепов (53) 681 3(088.8) (56) Авторское свидетельство СССР

В 968816, кл. С 06 F 11/16, 1981.

Авторское свидетельство СССР

9 1037257. кл. G 06 F 11/08, 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ (57) Изобретение относится к вычислительной технике. Целью изобретения является повышение достовер.ности контроля логических блоков.

Устройство содержит первый и второй триггеры, первый элемент И, генератор тактовых импульсов, счетчик, сигнатурный анализатор, элемент индикации и отличается тем, что для

„„SU, 12544 9 А1 достижения цели изобретения в него введены блок памяти, дешифратор, генератор синхроимпульсов, группа регистров, первый и второй регистры, группа мультиплексоров, мультиплексор, группа коммутаторов входов-выходов, группа элементов И, элемент сравнения, элемент ИЛИ, третий и четвертый триггеры, первый и второй элементы НЕ, второй, третий, четвертый, пятый и шестой элементы

И, элемент задержки, генератор кода

Грея, что позволяет выполнить структурную декомпозицию контролируемогс логического блока на ряд фрагментов, каждый из которых контролируется независимо от других. Устройство для контроля логических блоков предназначено для использования при разработке контрольно-стендовой аппаратуры ЭВМ. 1 ил.

125

25

Изобретение относится к вычислительной технике и может быть использовано для диагностирования логических блоков в процессе производства и эксплуатации.

Цель изобретения — повышение достоверности контроля логических блоков.

На чертеже приведена структурная схема устройства.

Устройство содержит триггеры 1-4, элементы НЕ 5 и 6, четвертый, второй, третий, пятый, шестой и первый элементы И 7-12, генератор 13 тактовых импульсов, элемент 14 задержки, генератор 15 синхроимпульсов, генератор 16 кода Грея, счетчик 17 группу мультиплексоров 18, блок l9 памяти, группу коммутаторов 20 входоввыходов (с выходами на три состояния) дешифратор 2 1, группу регистров 22, регистры 23 и 24, сигнатурный анализатор 25, схему 26 сравнения, элемент ИЛИ 27, мультиплексор 28, элемент 29 индикации, группу элементов

И 30, контролируемый логический блок 31 °

Блок 19 памяти, дешифратор 21, группа н регистров 22, группа h мультиплексоров 18, группа и коммутаторов 20 с выходами на три состояния и группа элементов И 30 предназначены для выполнения структурной декомпозиции логического блока 31, позволяющей осуществить контроль блока фрагментами, число входных сигнальных контактов каждого из которых не превосходит разрядности генератора 16 кода Грея k . Нри этом время формирования всех возможных входных воздействий 2 может быть обеспечено требуемой величины.

Регистр 23, генератор 15 преобразуют выходные реакции контролируемого фрагмента логического блока 31 из параллельного в последовательный код в каждом тактовом интервале.

Триггеры 3 и 4, элементы И 10 и 11 обеспечивают двукратную подачу на входные контакты каждого контролируемого фрагмента логического блока

31 входных последовательностей: установочной и текстирующей. Элементы

НЕ 5 и 6, элемент 14 задержки, элементы И 7, 8 и 12> мультиплексор

28 определяют требуемые режимы ра" боты устройства. Генератор 13 тактовых импульсов выполнен на микросхе4489 2 ме типа 448ГГ2 с кварцевым резонатором и предназначен для формирования тактовых импульсов, определяющих временные соотношения в устройстве, Генератор i5 предназначен для формирования управляющих импульсов с частотой в Н раз превосходящей частоту следования тактовых импульсов. Генератор 16 кода Грея используется для формирования тестирующей последовательности импульсов, подаваемой на контролируемый фрагмент логического блока 31. Счетчик 17 предназначен для выбора адресов ячеек блока 19 памяти таким образом, чтобы информация считывалась из блока 19 памяти в порядке возрастания номеров хранящих их ячеек. Группа мультиплексоров 18 используется

20 для подключения любого из контактов у 1 генератора 16 кода Грея к любому из сигнальных контактов контролируемого логического блока 31. Блок 19 памяти статического типа выполнен на микросхемах 541РУ1 и предназначен для хранения и выдачи информации в мультиплексор 28, элемент И 10, дешифратор 21, группу регистров 22 и регистр 24.

30 Группа коммутаторов 20 с выходами на три состояния применяется для разделения сигнальных контактов диагностируемого логического блока

31 на входные и выходные. Дешифратор

2 1 предназначен для адресации тре- . буемого регистра 22 из группы или регистра 24. Группа регистров 22 предназначена для приема, хранения и передачи информации адресации

40 группы мультиплексоров 18 и информации управления группой коммутаторов

20 с выходами на три состояния и группой элементов И 30. Регистр 23 используется для приема информации

4 с выходных контактов контролируемого фрагмента логического блока 31 и передачи ее на вход сигнатурного анализатора 25.

Сигнатурный анализатор 25 предназначен для преобразования входных последов;тельностей большой длины в сигнатуры длиной 16 бит. Элемент .26 сравнения — шестнадцать двухвходовых элементов сравнения по модулю дна — производит сравнение эталонной сигнатуры, снимаемой с выхода регистра 24, с сигнатурой, снимаемой с выхода сигнатурного анализатора одному или более входным контактам контролируемого блока 31, а требуемые выходные контакты — к информационным входам регистра 23.

Процесс формирования контролируемого фрагмента блока 31 продолжается до тех пор, пока на соответствующем выходе блока 19 памяти не появляетсялогическая " 1", переключающая сигнал на выходе мультиплексора 28 в логический "0 . Тогда тактовые импульсы будут поступать на запуск генератора 16 кода Грея и на генератор 15. При этом на выходные контакты контролируемого фрагмента блока

31 будут поданы все 2 входные последовательности, которые обеспечивают установку всех элементов фрагмента в некоторое вполне определенное состояние, что является необходимым условием получения устойчивой сигнатуры.

По окончании перебора всех 2

k входных последовательностей (установочной последовательности) на выходе генератора 16 кода Грея появляется логическая "1", которая не изменяет состояния триггеров 3 и 4, следовательно, и состояния устройства. Поэтому на входные контакты контролируемого фрагмента блока 31 снова будет подана диагностирующая последовательность, по окончании которой на k выходе генератора 16 кода

Грея формируется логическая "1", которая вызывает появление логической

" 1" на выходах триггеров 3 и 4.

В этом случае снимается сигнал запрета с элемента 26 сравнения, в качестве которого могут использоваться сумматоры по модулю два, и производится сравнение сигнатуры, снимаемой с выхода сигнатурного анализатора 25, с эталонной сигнатурой, снимаемои с регистра 24. При их несовпадении логическая "1" с прямого выхода триггера 2 поступает на второй вход элемента 29 индикации, сигнализируя о наличии брака, а на первый вход элемента И 12 через элемент HE 5, отключая генератор 13 тактовых импульсов от схемы устройства. При совпадении сигнатур логическая " 1" с выхода триггера 3 переключает выход мультиплексора 28 в состояние логической "1" и тактовые иицульсы с вйхода генератора 13 тактовых импульсов поступают на счетз 1254489

26, в момент прихода разрешающего сигнала, снимаемого с выхода триггера 4. Элемент 29 индикации — это два светодиода, один из которых индицирует исправное состояние диагнос- > тируемого логического блока, второй — брак.

Устройство работает следующим образом.

В исходном состоянии выход триггера 1 находится в состоянии логического "0", который подается на входы установки генератора 16 кода Грея, группы регистров 22, регистра 24 и счетчика 17. Логический "0" со старшего разряда генератора 16 кода Грея подается на входы триггеров

3 и 4 и элемента 26 сравнения. При этом на выходе элемента ИЛИ 27, на прямом выходе триггера 2 сигнал соответствует логическому "0", который передается на второй вход элемента 29 индикации и на первый вход триггера 1. С инверсного выхода триггера 2 логическая "1" подается на первые входы элементов И 7 и 10, подготавливая цепи для прохождения сигналов из счетчика 17 и элемента

29 йндикации.

На адресные входы мультиплексора

28 с выхода триггера 3 и соответству-. ющего выхода блока 19 памяти подается логический "0", что обеспечивает передачу логической " 1" на первый вход элемента И 8. 35

После подлечи на вход 32 запуска устройства импульса запуска на выходе триггера 1 устанавливается логическая "1" и включается генератор 13 тактовых импульсов, импуль- 40 .сы которого поступают на счетный вход счетчика 17, информационный вход блока 19 памяти, синхровходы группы регистров 22 и регистра 24 °

Включение элемента НЕ 6 обеспечива- 45 ет поддержание логического "0" на выходе элемента И 9.

Информация адресуемой ячейки блока 19 памяти заносится в один из регистров 22 группы, регистр 24, ад- 50 рес которого определяется дешифратором 21, и далее передается на группы мультиплексоров 18, группу коммутаторов 20 с выходами íà три состояния и группу элементов И 30. В ре- И зультате каждым тактовьи импульсом один из выходов генератора 16 кода Грея оказывается подключенным к

5 1254489 ный вход счетчика 17, обеспечивая формирование нового контролируемого фрагмента логического блока 31.

По окончании формирования последнего диагностируемого фрагмента с соответствующего выхода блока 19 памяти снимается логическая "1", которая при исправности диагностируемого блока снимается с выхода элемента.

И 11, поступает на первый вход элемента 29 индикации, сигнализируя о исправности блока, и на установочный вход первого триггера 1, переключая устройство в исходное состояние.

Формула изобретения

Устройство для контроля логических блоков, содержащее два триггера, первый элемент И, генератор тактовых импульсов, счетчик, сигнатурный анализатор, элемент индикации, причем выход первого триггера соединен с установочным входом счетчика и входом запуска генератора тактовых импульсов, выход которого соединен с первым входом первого элемента И, прямой выход второго триггера соединен с первым информационным входом элемента индикации, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в него введены блок памяти, дешифратор, генератор синхроимпульсов, группа регистров, группа мультиплексоров, группа элементов И, группа коммутаторов входов-выходов, схема сравнения, элемент ИЛИ, третий и четвертый триггеры, второй-шестой элементы И, два элемента НЕ, элемент задержки, мультиплексор, два регистра, генератор кода Грея, причем второй вход первого элемента И через первый элемент НЕ соединен с прямым выходом второго триггера, а выход соединен с первым входом второго элемента И и через элемент задержки — с первым входом третьего элемента И, второй вход которого через второй элемент НЕ соединен с выходом второго элемента И, входы запуска генератора кода Грея и генерато" ра синхроимпульсов соединены с выходом третьего элемента И, установочный вход и группа выходов генератора кода Грея соединены соответственно с выходом первого триггера

55 и информационными входами мультиплексоров группы, выход старшего разряда группы выходов генератора кода Грея соединен также с входами третьего и четвертого триггеров, адресные входы мультиплексоров группы соединены с выходами соответствующих регистров группы, соединенными также с управляющими входами коммутаторов входов †выход группы и первыми входамн элементов И группы, вторые входы которых соединены с выходами контролируемого блока, входы которого соединены с выходами коммутаторов входов-выходов группы, информационные входы которых соединены с выходами мультиплексоров группы, выходы элементов И группы соединены с информационными входами первого регистра, синхровход которого соединен с выходом генератора синхроимпульсов, выход первого регистра соединен с входом сигнатурного анализатора, выход которого соединен с первым информационным входом схемы сравнения, второй информационный и разрешающий входы которой соединены соответственно с выходами второго регистра и четвертого триггера, выход схемы сравнения соединен через элемент ИЛИ с входом второго триггера, инверсный выход которого соединен с первыми входами четвертого и пятого элементов И, выходы которых соединены соответственно с вторым входом второго элемента И и первым входом шестого элемента И, выход которого соединен с вторым информационным входом элемента индикации и первым установочным входом первого триггера, второй установочный вход которого является входом запуска устройства, выход третьего триггера соединен с вторым входом шестого элемента И и первым адресным входом мультиплексора, ин- формационные выходы мультиплексора соединены сооТветственно с шинами единичного и нулевого потенциалов устройства, а выход соединен с вторым входом четвертого элемента И, выход второго элемента И соединен со счетным входом счетчика, информационным входом блока памяти, синхровходами регистров группы и второго регистра, выход счетчика соединен с адресным входом блока памяти, первая группа информационных выходов котоСоставитель И.Хазова

Редактор И. Касарда Техред И.Попович Корректор Л.Пилипенко

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауюская наб., д. 4/5

Заказ 4722/53

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рого соединена с информационными входами регистров группы и второго регистра, вторая группа информационных выходов — с входами дешифрат ра, выходы которого соединены с входами режима регистров группы и второго регистра, выход первого

1254489 8 триггера соединен с установочными входами регистров группы, второго регистра, выходы двух старших разряо- дов блока. памяти соединены соответ5 ственно с вторым входам пятого элемента И и вторым адресным входом мультиплексора.