Устройство для обработки статистической информации

Устройство для обработки статистической информации

Иллюстрации

Показать все

Реферат

 

Изг бретение относится к вычислительной технике. Целью изобретения является повышение быстродействия путем использования логических операций построения вариационного ряда и расширение функциональньк возможностей путем формирования ряда ординат в порядке их возрастания или убывания. Устройство содержит последовательно соединенные генератор тактовьс: импульсов и делитель, 2k блоков записи массива данных, 3k+1 блоков определения максимального числа , буферный регистр и блок памяти. Цри этом входы первой группы входов и выходы каждого блока записи массива данных подключены к соответствующим входам устройства и к входам одного из 2k блоков определения максимального числа, составляющих первую группу, выходы каждого из двух соседних блоков определения максимального числа первой группы с четным и нечетным порядковыми номерами подключены к входам соответствующих блоков определения максимального, числа второй группы, входы каждого из блоков определения максимального числа последующей группы подключены к выходам нечетного и к выходам четного блоков определения максимального числа предшествующей группы, выходы последнего (3k+1)-ro блока определения максимального числа подключены к входам блока памяти и буферного регистра , выходы которого подключены к объединенным входам второй группы входов 2k блоков записи массива данных , синхронизирующий вход каждого из которых подключен к первому выходу делителя, а синхронизирующий вход буферного регистра, блока памяти и каждого из 3k+1 блоков определения максимального числа подключен к второму выходу делителя, выход блока памяти является выходом устройства. 4 ил. с €

СОЮЗ СОВЕТСНИХ

СО(1) 1АЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

44 (51) 4 G 06 F 15/36 гг f к : ч . р

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3846080/24-24 (22) 23.01.85 (46) 30.08.86. Бюл. ¹ 32 (72) С.С. Кукушкин и В.П. Баранов (53) 681.325(088.8) (56) Авторское сг>идетельство СССР № 367426, кл. G Об F 15/36, 1973.

Авторское свидетельство СССР № 746503, кл. О 06 Г 7/04, 1980. (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ СТАТИСТИЧЕСКОЙ ИНФОРМАЦИИ (57) Из бретение относится к вычислительной технике. Целью изобретения является повышение быстродействия путем использования логических операций построения вариационного ряда и расширение функциональных возможностей путем формирования ряда ординат в порядке их возрастания или убывания. Устройство содержит последовательно соединенные генератор тактовых импульсов и делитель, 2k блоков записи массива данных, ЗЕ+1 блоков определения максимального числа, буферный регистр и блок памяти.

При этом входы первой группы входов и выходы каждого блока записи массива данных подключены к соответствую„„SU„„1254509 щим входам устройства и к входам одного из 2k блоков определения максимального числа, составляющих первую группу, выходы каждого из двух соседних блоков определения максимального числа первой группы с четным и нечетным порядковыми номерами подключены к входам соответствующих блоков определения максимального числа второй группы, входы каждого из блоков определения максимального числа последующей группы подключены к выходам нечетного и к выходам четного блоков определения максимальноГо числа предшествующей группы, выходы

И2 последнего (3k+1)-го блока определения максимального числа подключены к входам блока памяти и буферного регнстре, еыкады котарага подключены к объединенным входам второй группы входов 2k блоков записи массива дан- Я ных, синхронизируюший вход каждого из которь|х подключен к первому выходу делителя, а синхронизирующий вход буферного регистра, блока памяти и каждого из ЗК+1 блоков определения ф максимального числа подключен к вто- @ рому выходу делителя, выход блока памяти является выходом устройства.

Ж

4 ил.

54509 2

1 12

Изобретение относится к вычислительной технике и предназначено для обработки информации, представляющей собой дискретную случайную последовательность.

Цель изобретения — повьштение быстродействия устройства путем использования логических операций построения вариационного ряда и расширение его функциональных возмо>кностей путем формирования ряда ординат в порядке их возрастания или убывания.

На фиг. 1 приведена структурная электрическая схема устройства; на фиг. 2 — схема блока. определения максимального числа; на фиг. 3 схема блока памяти; на фиг. 4 — диаграмма работы блока определения максимального числа.

На схемах обозначены блоки 1 записи массивов д пшых, регистры 3 и

4; элементы 3AIJPI;T 4 и 5, схемы 6 и 7 сравнения, Ilc ðåê>no÷aòåëè 8 и 9, элементы 10 и 11 задержки, блоки 12 оттрецеления максималт ного числа, бу<1>ерный регистр 13, блок 14 памяти, делитель 15, генератор 16 тактовых импуттьсов, связи 17-23; схемы 24 сравнения, элементы 25 и 26 задержки, tpHl ãåðû 27 и 28, элементы И 29 и 30, элементы НЕ 31 и 32, элементы ИЛИ 33 и 34, элементы ЗАПРЕТ 35 и 36, эгтементы И 37, элементы ИЛИ 38 и 39, переключатели 40 и 41, элемент

И1!И 42, связи 43-46, переключатели

47, элементы ИЛИ 48, регистры 49, элементы ЗАПРЕТ 50, триггеры 51 и связи 52.

Устройство работает следующим образом.

Массив из 4k значтенттй статистической выборки, подвергающейся ранжированию, задним фронтом первого поступившего импульса синхронизации по связи 19, сформированного на выходе делителя 15, заносится в регистры

2 и 3 с первых по 2k-е. При этом запись в регистре 13 стерта и, следовательно, на выходах схем 6 и 7 сравнения и на выходах переключателей 8 и 9 не формируются сигналы совпадения значений, записанных в регистрах

2 и 3 и тт регистре 13. Элементы ЗАI1PE7 4 и 5 открыты. и записянны(в регистрах 2 и 3 значения статистической выборки, представленные параллельным потенциальным двоичным кодом,где символу "1" соответствует

11 11 высокий потенциал, а символу 0

5 10

>5

55 низкий (фиг. 4; 21, 22), подаются на соответствующие входы блоков 12 определения максимального числа, выполненных аналогичными.

Работа блока 12 определения максимального числа заключается в следующем. Поступающие на его входы но связям 21 и 22 двоичные числа запоминаются поразрядно при помощи триггеров 27 и 28 и подвергаются сравнению. При этом символу "i" соответствует высокий потенциал на выходе триггера, а символу "0" — низкий.

Такое состояние триггеров сохраняется до прихода с выхода делителя 15 на сбрасывающие входы триггеров очередного синхронизирующего импульса по связи 20. формируемые таким образом импульсные комбинации сравниваемых чисел (фиг. 4; 21, 22) инвертируются элементами НЕ 31 и 32 и поступают на соответствующие элементы И 29 и 30.

Злементами И 29 и 30 реализуется принятое логическое правило сравнения чисел: из сравниваемых двоичных чисел то максимальное, у которого символ "1" в более старшем разряде, т,е. на выходе элемента И 29 (фиг.4;

43) появляется импульс, если в старшем разряде первого числа символ

1 и в аналогичном старшем разряде второго числа (фиг. 4; 44) символ

"0". На фиг. 4 кодовые комбинации числа, поступающие на входы по связи

21, изображены сплошными линиями, а комбинации двоичных сигналов, поступающих на входы по связи 22, пунктирными. Соответствующим образом представлены и импульсные сигналы, формируемые >з результате работы бло— ков 24 на соответствующих выходах. По аналогии, если в первом старшем разряде первого числа "0", а в аналогичном разряде второго числа

"1", как это имеет место в третьей паре сравниваемых чисел (фиг. 4), импульс появляется на первыом выходе 44.

Если большее число определяется по результатам сравнения старших разрядов, возникает необходимость исключения результатов сравнения в младших разрядах. С этой целью импульс результата сравнения старших разрядов, сформированный на одном из выходов 43 или 44, через соответствующие элементы ИЛИ 33 и 34 запрещает, воздействуя на запрещаю1254

3 щий вход элементов ЗАПРЕТ 35 и 36 последующих блоков сравнения, прохождение импульсов результатов сравнения в более младших разрядах на соответствующие выходы блока сравне5 ния. Для повышения надежности запрета импульсов результатов сравнения запись символов сравниваемых значений в триггеры 27 и 281 более младших разрядов производится с возрастающей задержкой в элементах 25 и ,26 задержки, определяемой переходными процессами в элементах И 29 и 30 и элементах НЕ 31 и 32. В результате этого запрещающий импульс в предшествующем блоке сравнения формируется несколько раньше (фиг.4;

43, 44) импульса результата сравнения в последующих блоках сравнения, что способствует повышению надежности работы узла в целом.

Сформированный импульс результата сравнения (фиг. 4, 43, 44) проходит через соответствующий элемент

ИЛИ 38 или 39 и открывает один из переключателей 40 или 41 для прохождения числа, признанного по результатам сравнения наибольшим, через элемент ИЛИ 42 на выход узла. Например, для первой пары сравниваемых чисел символы первых двух старших разрядов совпадают. Это значит, что на выходах элементов 29 и 30 И первых двух блоков сравнения импульс результата сравнения не появляется и запрещающий сигнал на третьем входе третьего З5 блока 24 сравнения не формируется.

Первое несовпадение символов происходит в третьем блоке сравнения, и на выходе 43 (фиг. 4; 43з) появляется импульс. Этим импульсом считыва40 ется первое число 10110011 как наибольшее и одновременно запрещается выдача сигнала результата сравнения из других блоков сравнения. Для четвертой пары сравниваемых чисел сигнал результата сравнения формируется в четвертом блоке сравнения на его выходе 44. Он и поступает как управляющий импульс на исполнительную часть блока 12, и на выходы 23 блока 12 проходят символы второго из сравниваемых чисел 01110011.

Если сравниваемые двоичные числа различаются только символами в младшем разряде, управляющий импульс формируется в последнем блоке 24 сравнения. Управляющий импульс формируется в последнем блоке 24 срав509 4 нения также в случае равенства сравниваемых чисел (совпадения всех разрядов сравниваемых двоичных чисел).

При этом, если в младшем разряде сравниваемых чисел символы "1", импульс результата совпадения появляется на выходе первого элемента

И 37, если "0" — на выходе второго элемента И 37.

Сформированный импульс разрешает через элемент ИЛИ 39 считывание одного из совпавших чисел через переключатель 41 и элемент ИЛИ 42 на выход блока 12.

Таким образом, на выходах 23 блоков 12 определения максимального числа первой очереди сравнения выделяются из общего массива статистической выборки, равного 4k, 2k наибольших значений, которые поступают в последующие блоки 12 с 2k-го по

3k-й для определения максимального числа. В результате сравнения в этих блоках выделяются из 2k входных значений статистической выборки k ee наибольших значений. Аналогичным образом в блоках 12 определения максимального числа третьей очереди сравнения из k значений статистической выборки выделяются k/2 наибольших значений. Срав— нение производится до тех пор, пока на выходе блока определения максимального числа не будет выделено одно наибольшее число статистической выборки. Выделенное число запоминается регистром 13 и записывается в первый регистр блока 14 памяти. Записью наибольшего числа в первый регистр блока 14 заканчивается первый цикл работы устройства.

Записанное буферным регистром 13 наибольшее число сравнивается в блоках 1 со значениями, записанными в регистры 2 и 3.

Если результат сравнения на выходе схем 6, 7 равен нулю, что имеет место при равенстве сравниваемых значений, на выходе соответствующего переключателя 8 или 9 формируется импульс. Сформированный импульсный сигнал, воздействуя на запрещающий вход соответствующего элемента ЗАПРЕТ 4 или 5 исключает участие в последующем сравнении в блоках 12 самого наибольшего числа, выделенного в первом цикле работы устройства. Этим же импульсом, но задержанным соответствующим элементом 10

5 12545 или 11 задержки, выделенное в первом цикле работы устройства число стирается в соответствующем регистре 2 или 3. Исключение числа при последующем сравнении в блоке 12 эквивалент5 но его замене числом 00000000. Следовательно, работа блока 12 не отличается от описанной. В результате сравнения в блоках 12 оставшихся значений массива данных на выходе последнего блока 12 вьделяется наибольшее значение из повторно анализируемых (второе по абсолютной величине значение для первоначально исследуемого массива). Вьделенное значение записывается во второй регистр блока 14 памяти и в буферный регистр 13 (первоначально записанное в регистре 13 число стирается) одновреме.шо со сбросом триггеров 2 7 и 28 в нулевое состояние импульсами синхронизации 20 (фиг. 4, 20). Записью второго по абсолютной величине значения заканчивается второй цикл работы устройства. 75

В третьем и последующих циклах работа устройства аналогична описанным циклам и отличается только тем, что с каждым новым циклом массив анализируемых значений уменьшается за счет стирания в регистрах 2 и 3 значений, выделенных в предшествующем цикле работы.

Запись вьделенных наибольших значений в регистры 49 блока j4 памяти

35 производится следующим образом. При поступлении на вход блока 14 выделенного наибольшего значения импульсы кода, ицентифицируемые как проходят через элемент ИЛИ 48 и от40 крытый первый элемент ЗАПРЕТ 50 на вход первого триггера 51, устанавливая на его выходе высокий потенциал.

Перевод триггера в такое состояние обеспечивает открытие переключате45 ля 47 для занесения вьделенного числа в первый регистр 49. Код записанного в регистр 49 числа устанавливает второй триггер 51 в состояние с высоким потенциалом на его выходе и оцно50 временно запирает первый элемент

ЗАПРЕТ 50, а также возвращает первый триггер 51 в исходное состояние. При поступлении на вход блока 14 второго по абсолютной величине значения от55 крывается второй переключатель для занесения числа во второй регистр 49 и в результате осуществления процессов, аналогичных описанным, подготав09 Ь ливается для записи третьего значения третий регистр 49. В результате работы устройств,. в регистрах 49 блока 14 записываются убывающие по абсолютной величине значения статисти. ческой выборки.

Формула и з о б р е т е н и я

Устройство для обработки статистической информации, содержащее блок определения максимального числа, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия путем использования логических операций построения вариационного ряда и расширения функциональных возможностей путем формирования ряда ординат в порядке их возрастания или убывания, в него введены последовательно соединенные генератор тактовых импульсов и делитель, 3k блоков определения максимального числа, буферный регистр, блок памяти и 2k блоков записи массива данных, каждый из которых включает две схемы сравнения, два переключателя, два элемента ЗАПРЕТ, два элемента задержки и,цва регистра, информационные входы которых являются информационными входами устройства, выход первого регистра соединен с информационным входом первого элемента 3АПРЕТ и с первым входом первой схемы сравнения, выход которой через первый переключатель соединен с запрещающим входом первого элемента ЗАП1 ЕТ и с входом первого элемента задержки, выход которого соединен с разрешаюшим входом ггервого регистра, выход второго регистра соединен с информационным входом второго элемента

ЗАПРЕТ и с первым входом второй схемы сравнения, выход которой через второй переключатель соединен с запрещающим входом второго элемента

ЗАПРЕТ и с входом второго элемента задержки, выход которого соединен с разрешающим входом второго регистра, синхронизирующие входы первого и второго регистров каждого блока записи массива данных соединены с первым.выходом делителя, выходы первого и второго элементов ЗАПРЕТ каждого блока записи массива данных соединены с информационными входами соответствующего блока определения максимального числа, выходы i-го и (i+1)-го (i 1,...,2k) блоков опреде125ч509 ления максимального числа соединены соответственно с информационными входами j-го (j =2k+1,...,3k) блока определения максимального числа, выходы которого соединены с информационными входами (3k+ 1)-го блока определения максимального числа, выходы которого соединены с информационными входами блока памяти и буферного регистра, выход которого соединен с вторыми входами первой и второй схем сравнения каждого блока записи массива данных, выход блока памяти является информационным выходом устройства, синхронизирующие входы буферного регистра, блока памяти и каждого блока определения . максимального числа подключены к второму выходу де10 лителя °

1254509

Рис..2

1254509

27

Составитель А. Жеренов

Техред И.Попович Корректор А.Обручар

Редактор А. Огар

Заказ 4723/54

Тираж б71 Подписное

BHHHHH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 3(-35, Раушская наб,, д. 4/5

Производственно -полиграфическое предприятие, г. Ужгород, ул. Проектная, 4