Дискриминатор логических сигналов

Дискриминатор логических сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к средствам контроля и диагностики неисправностей логических схем. Цель изобретения - повышение достоверности . Устройство содержит буферный усилитель 3, инвертор 4, дифференцирукгщие элементы 5 и 6, триггеры 7 и П, элемент 12 задержки, дешифратор 13 и блок 14 индикации. Введение элементов И 8 и 9 и элемента ИЛИ IО исключает ложные комбинации сигналов на входах дешифратора 13 при распознавании многократных переходов из в 1 tin О и наоборот. 2 ил. с СЛ да/г/

„„SU„„255970

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 G Ol R 31/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCKOMV СВИДЕТЕЛЬСТВУ 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblT (21) 3815595/24-21 (22) 26.11.84 (46) 07.09,86. Бюл. В 33 (72) Л.Ф.Викентьев, А.И.Дерябин, А.А.Рачинский и N.À.Àëÿåâ (53) 621.17 (088. 8) (56) Авторское свидетельство СССР

Ф 458787, кл. G 01 R 31/28, 27.02.72

Авторское свидетельство СССР

Р 555354, кл. G Ol R 31/28, 1975. (54) ДИСКРИМИНАТОР ЛОГИЧЕСКИХ СИГНА- .

ЛОВ (57) Изобретение относится к вычислительной технике, в частности к средствам контроля и диагностики неисправностей логических схем. Цель изобретения — повышение достоверности. Устройство содержит буферный усилитель 3, инвертор 4, дифференцирующие элементы 5 и б, триггеры 7 и ll элемент 12 задержки, дешифратор 13 и блок 14 индикации. Введение элементов И 8 и 9 и элемента ИЛИ 10 исключает ложные комбинации сигналов на входах дешифратора 13 при распознавании многократных переходов из "0"

"1" и наоборот. 2 ил.

1I 12

Изобретение относится к вычислительной технике, в частности к средствам контроля и диагностики неисправностей логических схем.

Цель изобретения — повьш ение достоверности за счет исключения ложных комбинаций сигналов на входах дешифратора при распознавании мнои tt tt tt гократных переходов из 0 в 1 и наоборот .

На фиг . 1 изображен дискриминатор логических сигналов ; на фиг . 2 виды распознаваемых переходных проце ссов и соответствующие им комбинации сигналов на входах дешифра тора .

Устройство содержит входы I и, буферный усилитель 3, инв е р то р 4, дифференцирующие элементы 5 и 6, триггер 7, элементы И 8 и 9, элемент

ИЛИ 1 0, триггер 1 1, элемент 1 2 з адержки, дешифратор 1 3, блок 1 4 индикации, выход l 5 прерывания, вход 1 6 управления .

Вход 1 устройства соединен с входом буферного усилителя 3 . Вход 2 устройства соединен с синхронизирующим входом первого триггера 7, с входом элемента 1 2 з адержки и вхоft tt дом установки в состояние 0 второго триггера 1 1 . Выход буферного усилителя 3 подключен к инфо рм ационному входу первого триггера 7, к. входу инв ертора 4, к входу диффер енцирующего элемента 6 и к четвертому входу дешифратора 1 3 . Прямой выход первого . триггера 7 соединен с входом элемента И 8 и с входом дешифра тора .

1 3, инверсный выход первого триггера

7 соединен с входом второго элемента

И 9 . Выход инв ер то ра 4 соединен с входом дифференцирующего элемента 5 .

Выход дифференцирующе го элемента 5 соединен . с входом элемента И 8 . Выход дифференцирующе г о элемента 6 соединен г входом элемента И 9 . Выход элемента И 8 соединен с пе рвым входом элемента ИЛИ 1 0, к второму вхо— ду которого подключен выход элемента

И. 9.

Выход элемента ИЛИ 1О соединен с входом установки в состояние "1" второго триггера 11. Выход элемента 12 задержки и прямой выход второго триггера 11 соединен соответственно с входами дешифратора 13. Вход 16 управления соединен с третьим входом цешифратора. Первый выход дешифратора

l3 соединен с блоком 14 индикации.

Второй выход дешифратора 13 соединен с выходом 15 прерывания дискриминато ра.

В качестве первого триггера 7 может быть использован обычный триггер типа D„ а в качестве второго триггера 11 - триггер типа RS. В качестве дешнфратора 13 можно использовать любой дешифратор на четыре информационных входа, имеющий синхровход.

В качестве элементов индикации могут применяться печатающие устройства, различные устройства отображения информации с запоминанием результатов измерений и т.п.

Устройство работает следующим образом.

При распознавании многократного перехода с "0" на "1" сигналы на первом, втором и четвертом входах дешифратора 13 должны устанавливаться соответственно "0", "1", "1" (фиг.2, 25 строка 7) .

Для распознавания переходного процесса вход 1 дискриминатора подключается к исследуемой точке схемы.

После этого к входам контролируемого устройства прикладывается тест, длительность такта которого, (т.е. интервала времени между соседними изменениями входных сигналов исследуемой схемы) выбирается из условия

Cg C и т I где — постоянная времени элемента

12 задержки; — максимально возможная прои должительность переходного процесса в исследуемой точке схемы.

С началом приложения теста на вход 2 подается кратковременный импульс, длительность которого выбирается из условия п где . — длительность импульса;

t — время от начала приложения теста ко входам схемы до начала изменения уровня сигнала в исследуемой точке.

Этот импульс устанавливает в "0"

55 второй триггер 11, способствует записи в первый триггер 7 того уровня сигнала, который имел место в исследуемой точке схемы до его первого

1255 изменения в очередном такте, в данном случае значение сигнала равно

° t I 11

° 0, и поступает на вход элемента

12 задержки. Изменения уровня сигнала в контролируемой точке усиливаются буферным усилителем 3 и поступают на вход дифференцирующего элемента

6, а через инвертор 4 на вход дифференцирующего элемента 5. Элементы

5, 6 и инвертор 4 предназначены для !О выявления перехода с "0" на "1" (элемент 6) и с "!" на "0" (элемент 5 и инвертор 4). В случае перехода сигнала с уровня "0" на уровень "1" на выходе дифференцирующего элемента 6 !5 появляется импульс положительной полярности. Если сигнал изменяется с

"1tt íà "0, то такой импульс появля— ется на вьжоде элемента 5.

Так как в исходном состоянии (в 20 начале теста) сигнал в контролируемой точке был равен "О", триггер 7 установится в состояние "0" и на его инверсном выходе установится сигнал, равный "1", который подготовит к сра- 25 батыванию элемент И. 9, а нулевой сигнал на прямом выходе триггера 7 закроет элемент И 8. Сигнал с выхода дифференцирующего элемента 6 проходит через открытый элемент И 9, элемент ИЛИ 10 на вход установки в состояние "1" второго триггера 11, пе.— реводя последний в единичное состояние. Таким образом, после окончания переходных процессов к контролируемой точке схемы на первом, .втором и четвертом входах дешифратора 13 уста. новятся следующие значения: на первом входе, соединенном с выходом .пеРвого триггера 7, — 0, на вто- 40 ром, соединенном с выходом второго триггера ll-, — "1"; на четвертом, соединенном с выходом буферного усилителя 3, — "1". С приходом сигнала с с выхода элемента !2 задердки (сиг- 4> нал задержанного на время 1 ) на вход синхронизации дешифратора 13 .происходит дешифрация комбинации сиг. налов на его входах. Сигнал с дешифратора 13 поступает на вход блока 14 индикации.

При необходимости распознавания определенного вида .переходного про970 4 цесса в исследуемой схеме и выдачи сигнала останойки с выхода 15 устройства дешифратор 13 настраивается при помощи входа 16 управления.

Формула изобретения

Дискриминатор логических сигналов, соДержащий буферный усилитель, инвертор, два дифференцирующих элемента, элемент задержки, два триггера, дешифратор, блок индикации, вход которого соединен с первым выходом дешифратора, первый вход которого соединен с прямым выходом первого триггера, второй вход — с прямым выходом второго триггера, а третий вход — с,входом управления, информационный вход дискриминатОра соединен с входом буферного усилителя, выход которого соединен с входом первого дифференцирующего элемента, а через инвертор с входом второго дифференцирующего элемента, второй выход дешифратора соединен с выходом прерывания дискриминатора, отличающийся тем, что, с целью повышения достоверности sa счет исключения ложных комбинаций сигналов на входах дешифратора при распознавании сигналов, содержащих многократные переходы из,"0I в "11, в него введены два элемента И, элемент HJIH и вход синхронизации, соединенный с синхровходом первого триггера, с входом сброса второго триггера и через элемент задержки с синх-, ровходом дешифратора, четвертый вход которого соединен с выходом буферного усилителя, выходы первого и второго дифференцирующих элементов соединены соответственно с первымивходами первого и второго элементов

И, вторые входы которых соединены со-, ответственно с инверсным и прямым выходами первого триггера, информационный вход которого соединен с выходом буферного усилителя, выходы элементов И соединены с входами элемента ИЛИ,.выход которого соединен с установочным входом второго триггера, второй триггер выполнен RS триггером.

1255970

Составитель Н.Помякшева

Техред И,Попович Корректор М.Пожо

Редактор Н.Данкулич

Заказ 4820/46 Тираж 728 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4