Многоканальное устройство для обмена данными между модулями вычислительной системы

Многоканальное устройство для обмена данными между модулями вычислительной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть испльзовано в многомашинных и многопроцессорных вычислительных системах, построенных на основе использования общей магистрали для обмена данными между абонентами . Цель предлагаемого изобретении - расширение класса решаемых задач устройства за счет реализации на нем совмещенных во времени функций буферизации и передачи данных через общую магистраль. Цель достигается тем, что в каждый канал многоканального устройства, содержащий по два элемента И, ИЛИ, три элемента НЕ, триггер и два элемента задержки, введены шесть элементов И, элемент ИЛИ, два формирователя импульсов, три триггера, три элемента задержки, четыре счетчика, дешифратор , две схемы сравнения и два блока буферной памяти. Устройство обеспечивает передачу данных между абонентами без их участия в этом процессе, что позволяет абонентам использовать освободившееся время на решение функциональных задач. 2 ил. (О (Л ю ел Од о со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G06F 13 14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3874912/24-24 (22) 22.03.85 (46) 07.09.86. Бюл. № 33 (72) В. В. Туравинин и С. 3. Куракин (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1043622, кл. G 06 F 3/04, 1982.

Авторское свидетельство СССР № 830388, кл. G 06 F 9/46, 1979. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО

ДЛЯ ОБМЕНА ДАННЫМИ МЕЖДУ МОДУЛЯМИ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к области вычислительной техники и может быть испльзовано в многомашинных и многопроцессорных вычислительных системах, построенных на основе использования общей магист„,Я0„„1256037 А1 рали для обмена данными между абонентами. Цель предлагаемого изобретения расширение класса решаемых задач устройства за счет реализации на нем совмещенных во времени функций буферизации и передачи данных через общую магистраль.

Цель достигается тем, что в каждый канал многоканального устройства, содержащий по два элемента И, ИЛИ, три элемента НЕ, триггер и два элемента задержки, введены шесть элементов И, элемент ИЛИ, два формирователя импульсов, три триггера, три элемента задержки, четыре счетчика. дешифратор, две схемы сравнения и два блока буферной памяти. Устройство обеспечивает передачу данных между абонентами без их участия в этом процессе, что позволяет абонентам использовать освободившееся время на решение функциональных задач. 2 ил.

1256037

1О

Изобретение относится к вычислительной технике и может быть применено для построения многомашинных и многопроцессорных вычислительных систем (ВС) с использованием обшей магистрали.

Пель изобретения — расширение класса решаемых задач устройства путем обеспечения возможности совмещения функций буферизации и передачи данных через общую ма гистрал ь.

На фиг. 1 представлена блок-схема устройства; íа фиг. 2 — — пример выполнения формирователя импульсов.

Устройство содержит каналы !i — 1„, (количество которых равно количеству модулей вычислительной системы), каждый из которых содержит четыре триггера 2 — 5, первый, третий и второй элементы НЕ 6 — 8, первый-четвертый, шестой, пятый, седьмой, восьмой элементы И 9--16, второй, первый и третий элементы ИЛИ 17 — 19, первый, третий, второй и четвертый элементы 20—

23 задержки, два формирователя 24 и 25 импульсов, четыре элемента И вЂ” НЕ 26 — 29, два блока 30 и 31 буферной памяти, четыре счетчика 32 — 35, две схемы 36 и 37 сравнения, дешифратор 38, вход 39 сигнала опроса канала, выход 40 сигнала опроса канала, информационные вход 41 и выход 42 канала, выход 43 сигнала разрешения выдачи канала, вход 44 сигнала выдачи канала, выход 45 сигнала разрешения запроса канала, выход 46 сигнала прерывания к" íàëà, вход 47 сигнала запроса канала, линию 48 опроса устройства, шину 49 запрета устройства, шину 50 стробирования устроиства, пшну 51 ответа устройства, шину 52 а!реса устройства, шину 53 данных устройства.

Форм ировател и 24 и 25 содержат (фиг. 2) элемент 54 задержки, элемент НЕ 55 и элемент И 56 и предназначены для выработки одиночного импульса по переднему фронту входного сигнала.

В каждом канале информационные вход

41 и выход 42 каналов 1, а также выход

43 сигнала разрешения выдачи, вход 44 сигнала выдачи, выход 45 сигнала разрешения запроса, выход 46 сигнала прерывания, вход

47 сигнала запроса подключаются к одному модулю (источнику запросов на обмен дан. ными), входящему в вычислительную систему.

1риггеры 2 предназначены для формирования сигнала запрета в шипе 49 запрета после выбора наиболее приоритетного канала 1 перед обменом данными через шину

53 данных и захвата магистрали этим каналом на время обмена данными.

Триггеры 3 предназначены для формирования сигна "l2 стробирования дешифраторов 38 при выборе приемного канала 1 и передаче данных в этот канал из шины 53 данных.

25 зо

Д

Триггеры 4 и 5 предназначены для запоминания режима, в котором производилось обращение к блокам 30 и 31 буферной памяти.

Блоки 30 и 31 буферной памяти предназначены для временного хранения данных, которые соответственно выдаются и принимаются через шину 53 данных, причем ячейки памяти блока 30 имеют дополнительные разряды для хранения адреса модуля, которому предназначены данные. Блоки 30 и 31 являются двухадресной памятью, могут быть выполнены, например на БИС типа

КР 1802 ИР1, и состоят из двух каналов записи-считывания. При этом один из каналов памяти используется для записи, а другой для считывания данных.

Счетчики 32 — 35 предназначены для указания адресов, по которым производится запись (считывание) данных в каждом из каналов памяти блоков 30 и 31. После очередного обращения к одному из каналов памяти блоков 30 и 31 соответствующий счетчик увеличивает свое состояние на «!».

Достигнув своего максимального значения, равного количеству ячеек в блоке буферной памяти, счетчик после следующего обращения устанавливается в нулевое состояние (т. е. счетчики 32 — 35 работают циклически) .

Схема 36 сравнения вырабатывает сигнал совпадения при равенстве содержимых счетчиков 32 и 33, а схема 37 сравнения— при равенстве содержимых счетчиков 34 и 35.

Дешифраторы 38 предназначены для дешифрации адреса, выдаваемого в шину 52 адреса, причем в каждом из каналов 1 с входом элемента И 16 соединяется выход дешифратора 38, соответствующий номеру канала. Остальные выходы дешифратора 38 в каналах не используются.

Устройство работает следующим образом.

Первоначально триггеры 2 — 5, счетчики

32 — 35 находятся в нулевом состоянии.

Рассмотрим работу устройства на примере передачи данных между двумя модулями (например, микро-ЭВМ), входящими в вычислительную систему (ВС). Один из этих модулей является источником, а другой— приемником информации (модули вычислительной системы на фиг. 1 не показаны).

При этом каналы 1, подключенные к источнику и приемнику информации, называют соответственно каналом-источником и каналом-приемником.

При необходимости выдачи данных источник анализирует состояние выхода 43 своего канала 1. В начальном состоянии, так как содержимое счетчиков 32 и 33 равно

«О», а триггер 4 находится в нулевом состоянии, на выходе 43 с помощью элемента И вЂ” НЕ 26 устанавливается единичный сигнал, который свидетельствует о наличии свободных ячеек в блоке 30 буферной памяти. При наличии на выходе 43 канала

1256037 источника единичного сигнала источник выдает на вход 44 сигнал «Выдача», который через элемент И 13 поступает на вход счетчика 32, вход записи блока 30 буферной памяти и вход триггера 4. Данные и адрес приемника, которому они предназначены, 5 через информационный вход 41 записываются параллельным кодом в ячейку памяти блока 30, адрес которой определяется содержимым счетчика 32 (при первом обращении — в нулевую ячейку). По заднему фрон- 10 ту сигнала «Выдача» счетчик 32 увеличивает свое состояние на «1», а триггер 4 устанавливается в единичное состояние. После этого источник либо переходит к выполнению основной программы, либо аналогичным образом заносит адрес и данные в следующую

15 ячейку памяти блока Зд.

Так как содержимое счетчиков 32 и 33 стало различным, то на выходе схемы 36 сравнения появится нулевой сигнал, а на выходе элемента И вЂ” HE 27 — единичный

20 сигнал, который свидетельствует о наличии требования на захват магистрали для обмена данными (единичный сигнал на выходе элемента И вЂ” HE 26 сохраняется). Единичный сигнал с выхода элемента И вЂ” HE 27 через элемент И 9 устанавливает триггер 2 25 в единичное состояние. При этом с помощью элемента НЕ 8 в шине 49 запрета устанавливается сигнал запрета, который с помощью элементов HE 6 и элементов И 9 соответствующих каналов блокирует дальнейшую ре гистрацию запросов в каналах l. 3a это время на триггерах 2 других каналов-источников также могут быть зафиксированы требования на обмен данными.

С этого момента времени начинается выбор старшего по приоритету запроса, в результате которого останется в «1» триггер

2 в канале, имеющем наивысший приоритет из всех затребовавших магистраль для обмена (приоритет канала уменьшается с увеличением его номера, т. е. первый канал имеет наивысший приоритет) . Триггеры 2 всех остальных каналов установлены в «О» с помощью сигнала опроса, который формируется на выходе 40 старшего по приоритету канала (из числа затребовавших магистраль) и через линию 48 опроса поступает на вход 39 соседнего канала (с меньшим приоритетом), который через элемент ИЛИ 17 сбрасывает триггер 2 и одновременно через элемент ИЛИ 18 поступает на выход 40 этого канала и т. д., пока не сбросятся триггеры 2 всех каналов более низкого приоритета . После того, как закончатся переходные процессы при выборе старшего по приоритету запроса, срабатывает элемент 20 задержки и на выходе элемента И 10 в наиболее приоритетном канале 1 появляется единичный сигнал. который свидетельствует о разрешении выдачи данных из этого канала 1 в магистраль. Этот сигнал поступает на вход формирователя 24, который вы35

55 рабатывает одиночный импульс, устанавливающий через элемент ИЛИ 19 триггер 3 в единичное состояние. Единичный сигнал с выхода триггера 3 поступает через элемент И !4 на вход разрешения считывания блока 30. входы счетчика 33 и триггера 4.

По сигналу считывания данные и адрес приемника выдаются из ячейки памяти блока

30. адрес которой определяется содержимым счетчика 33 (при первом обращении — из нулевой ячейки), соответственно в шину 53 данных и шину 52 адреса. Через время задержки элемента 22 задержки, рассчитанное на максимальное время распространения сигналов в шинах на выходе элемента И 12 появляется единичный сигнал, поступающий через шину 50 стробирования на входы стробирования дешифраторов 38 всех каналов 1.

На адресный вход дешифраторов 38 поступает адрес с шины 52 адреса. В каналеприемнике на соответствующем выходе дешифратора 38 появляется единичный сигнал, который поступает через элемент И 16 (при первом обращении вход элемента И 16 открыт, так как при нулевом состоянии триггера 5 на выходе элемента И вЂ” HE 28 вырабатывается «1») на вход разрешения записи блока 31 буферной памяти, входы счетчика 35, триггера 5 и формирователя 25, который вырабатывает одиночный импульс, поступающий в шину 51 ответа. По сигналу записи данные, установленные на шине 53 данных записываются в ячейку памяти блока 31 канала-приемника, адрес которой определяется содержимым счетчика 35 (при первом обращении — в нулевую ячейку).

Импульс с выхода формирователя 25 канала-приемника через шину 51 ответа и через элемент 23 задержки канала-источника, время задержки которого рассчитано на время, достаточное для записи данных в блок Çl канала-приемника, устанавливает в каналеисточнике триггер 3 в нулевое состояние, устанавливая таким образом нулевой сигнал через элемент И 14 на входе разрешения считывания блока 30, на входах счетчика ЗЗ и входе триггера 4. Счетчик 33 при этом увеличивает свое состояние на «!», а триггер

4 переходит в нулевое состояние. После обнуления триггера 3 канала-источника в шине

50 стробирования через элемент И 12 устанавливается нулевой сигнал, который запрещает дешифрацию адреса в дешифраторах

38 каналов 1. При этом в канале-приемнике через элемент И 16 устанавливается нулевой сиг ал на входе разрешения записи блока 31 буферной памяти, входах счетчика 35 и триггера 5. Счетчик 35 увеличивает свое состояние на «1», а триггер 5 устанавливается в единичное состояние.

Таким образом, в канале-приемнике состояния счетчиков 34 и 35 стали различными, поэтому на выходе схемы 37 сравнения установится нулевой сигнал, а на выходе элемента И вЂ” НЕ 29 установится единичный

1256037

Формула изобретения

55 сигнал, который свидетельствует о наличии ,l,à!;íûx Е3 блоке 31 буферной памяти. Этот сигнал поступает на вход элемента И 15 и вь,ход 45 разрешения запроса. Приемник информации периодически анализирует состояние выхода 45 своего канала 1. При наличии на выходе 45 единичного сигнала приемник информации выдает на вход 47 сигнал «Запрос», который через элемент И

15 поступает на вход разрешения считывания блока 31 буферной памяти, входы счетчика 34 и триггера 5. При этом данные из ячейки памяти блока 31, адрес которой определяется состоянием счетчика 34 (при первом обра1цении — из нулевой ячейки), выдаются через информационный выход 42 в приемник информации. По заднему фронту сигнала «Запрос» счетчик 34 увеличивает свое состояние на «1», а триггер 5 устана вливается в нулевое состояние. В случае, если из источника информации в блок 30 буферной памяти канала-источника поступило несколько слов данных, предназначенных для передачи {причем адреса приемников могут быть различными), то содержимое счетчиков 32 и 33 после первой передачи дан-!!»х останутся различными, При этом на выходе схемы 36 сравнения присутствует нулевой сигнал, а на выходе элемента И вЂ” HE

27 установлен единичный сигнал, который, инвсртируясь на элементе НЕ 7, не приводит к сбросу триггера 2. Так как триггер 2 канала-источника остается в единичном состоянии, то вход элемента И 11 этого канала будет открьгг для прохождения сигна;!а ответа, задержанного на элементе 21 задержки. В результате триггер 3 канала-источника будет вновь установлен в единичное состояние и аналогичным образом будет осуществлена передача следующего слова данных в блок 31 канала-приемника. В случае, ес."и после передачи очередного слова данных содержимые счетчиков 32 и 33 оказываются одинаковыми, то на выходе схемы 36 сравнения формируется единичный сигнал, а на выходе элемента И вЂ” -НЕ 27 при условии, то триггер 4 находится в нулевом состоянии, т. е. производилось считывание из блока 30, вырабатывается нулевой сигнал, свидетельствующий о том, что блок 30 буферной памяти пуст. Этот сигнал, пройдя через элемент НЕ 7 и элемент ИЛИ 17, сбрасывает триггер 2. При этом с помощью элемента НЕ 8 в шине 49 запрета устанавливается нулевой сигнал, т. е. разрешается производить захват магистрали другим каналам-источникам.

Таким образом, после захвата магистрали наиболее приоритетным каналом-источником он осуществляет передачу всех сообщений из своего блока 30 буферной памяти, т. е. реализуется принцип чередующегося приоритета при передаче сообщений, который дает возможность сократить количество ситуаций выявления наиболее при5

ЗО

50 оритетного источника по сравнению со способом, когда после передачи одного сообщения магистраль освобождается и снова осуществляется процесс выявления наиболее приоритетного источника.

В процессе обмена данными возможны следующие ситуации.

1. При выдаче данных из источника информации в канал-источник все ячейки блока 30 буферной памяти заняты.

При этом содержимые счетчиков 32 и 33 равны между собой, т. е. на выходе схемы 36 сравнения присутствует единый сигнал, а триггер 4 находится в единичном состоянии (до этого производилась запись в блок 30) . В этом случае с выхода элемента И вЂ” НЕ 26 на вход элемента И 13 и на выход 43 выдается нулевой сигнал, запрещающий производить сигнал в блок 30, а с выхода элемента И вЂ” НЕ 27 выдается единичный сигнал, поступающий в качестве сигнала запроса на захват магистрали на вход элемента И 9.

2. При выдаче данных из блока 30 канала-источника в блок 31 канала-приемника все ячейки блока 31 буферной памяти заняты. При этом содержимые счетчиков 34 и 35 равны между собой, т. е. на выходе схемы 37 сравнения присутствует единичный сигнал, а триггер 5 находится в единичном состоянии (до этого производилась запись в блок 31) . В этом случае с выхода элемента И вЂ” НЕ 28 на вход элемента И 16 выдается нулевой сигнал, запрещающий производить запись в блок 31 и формировать с помощью формирователя 25 сигнал ответа.

Нулевой сигнал с выхода элемента И вЂ” НЕ

28 поступает также через выход 46 в приемник информации. По этому сигналу приемник информации прерывает программу обработки данных и производит считывание данных, записанных в блоке 31 буферной памяти, путем выдачи сигнала «Запрос» на вход 47 канала-приемника. При этом с выхода элемента И вЂ” НЕ 29 на вход элемента

И 15 и выход 45 разрешения запроса выдается единичный сигнал.

Так как в первом случае возможны простои источников информации, а во втором случае осуществляется прерывание приемников информации, то это может привести к снижению производительности ВС. Поэтому емкость блоков 30 и 31 буферной памяти должна быть рассчитана таким образом, чтобы вероятность переполнения блоков 30 и 31 была достаточно мала.

Многоканальное устройство для обмена данными между модулями вычислительной системы, содержащее М каналов, каждый из которых содержит триггер, три элемента НЕ, элемент задержки, два элемента ИЛИ

1256037

7 и два элемента И, причем в каждом канале выход первого элемента НЕ соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого триггера, единичный выход которого соединен с первыми входами первого элемента ИЛИ и второго элемента И и входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И, вход первого элемента НЕ и выход второго элемента НЕ соединены через шину запрета устройства, второй вход первого элемента И соединен с входом третьего элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, нулевой выход которого соединен с входом второго элемента НЕ, вторые входы первого и второго элементов ИЛИ i-го канала соединены через линию опроса с выходом первого элемента ИЛИ i-1-го канала (i = 2, М), отличающееся тем, что, с целью расширения класса решаемых задач, в каждый канал введены три триггера, шесть элементов И, элемент ИЛИ, три элемента задержки, два формирователя импульсов, четыре элемента И вЂ” НЕ, два блока буферной памяти, четыре счетчика, две схемы сравнения, дешифратор, причем в каждом канале выход второго элемента И соединен с первым входом третьего элемента И и входом первого формирователя импульсов, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с первыми входами четвертого и пятого элементов И и входом второго элемента задержки, выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с шиной стробирования устройства, второй вход третьего элемента ИЛИ соединен с выходом третьего элемента И, второй вход которого соединен с выходом третьего элемента задержки, вход которого соединен с нулевым входом второго триггера и выходом четвертого элемента задержки, вход которого соединен с шиной ответа устройства, выход шестого элемента И соединен с входом первого счетчика, входом записи первого блока буферной памяти и единичным входом третьего триггера, единичный и нулевой выходы которого соединены соответственно с первыми входами первого и второго элементов И вЂ” HE, выход которого соединен с первым входом шестого элемента И и с входом сигнала разрешения выдачи модуля вычислительной системы, группа выходов первого счетчика соединена с входом адреса записи первого блока бу5

10 !

8 ферной памяти и первой группой входов первой схемы сравнения, выход которой соединен с вторыми входами первого и второго элементов И†HE, выход второго элемента

И вЂ” HF соединен с вторым входом пятого элемента И и входом третьего элемента НЕ, выход пятого элемента И соединен с входом считывания первого блока буферной памяти, входом второго счетчика и нулевым входом третьего триггера, информационный вход первого блока буферной памяти соединен с информационным выходом модуля вычислительной системы, а первая и вторая группы информационных выходов— соответственно с шиной адреса устройства и с шиной данных устройства, группа выходов второго счетчика соединена с входом адреса считывания первого блока буферной памяти и второй группой входов первой схемы сравнения, выход седьмого элемента

И соединен с входом третьего счетчика, входом считывания второго блока буферной памяти и нулевым входом четвертого триггера, единичный и нулевой выход которого соединены соответственно с первыми входами третьего и четвертого элементов И вЂ” НЕ, выход последнего соединен с первым входом седьмого элемента И и с выходом сигнала разрешения запроса модуля вычислительной системы, группа выходов третьего счетчика соединена с входом адреса считывания второго блока буферной памяти и первой группой входов второй схемы сравнения, выход которой соединен с вторыми входами третьего и четвертого элементов И вЂ” НЕ, выход третьего элемента И вЂ” НЕ соединен с первым входом восьмого элемента И и входом сигнала прерывания модуля вычислительной системы, выход восьмого элемента И соединен с входом записи второго блока буферной памяти, входом второго формирователя импульсов, единичным входом четвертого триггера и входом четвертого счетчика, группа выходов которого соединена с входом адреса записи второго блока буферного памяти и второй группой входов второй схемы сравнения, информационный вход второго блока буферной памяти соединен с шиной данных устройства, а информационный выход — с информационным входом модуля вычислительной системы, выход второго формирователя импульсов соединен с шиной ответа устройства, информационный и стробируюший входы дешифратора соединены соответственно с шинами адреса и стробирования устройства, а выход — с вторым входом восьмого элемента И, вторые входы шестого и седьмого элементов И соединены со ответственно с выходами сигналов выдачи и запроса модуля вычислительной системы.

125б037

Редактор С. Патрушева

Заказ 4825/49

Составитель В. Вертлиб

Техред И. Верес Корректор М. Максимишинец

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4