Синтезатор частот

Синтезатор частот

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике и упрощает устройство. Устройство содержит опорный г-р 1, накопитель 2 кодов, D-триггер 3, регистр 4 памяти, мультиплексор 5, ЦАП 6, интегрирующее звено 7, триггер 8, эл-т ИЛИ-НЕ 9, эл-т Ю разряда. Преобразование нормированного выходного напряжения ЦАП 6 в сигнал требуемой формы осуществляется интегрирующим звеном, что позволяет простыми техническими средствами , напр. RC-цепью, получить требуемую точность компенсации фазовой ощибки выходного сигнала накопителя кодов. Режимы работы мультиплексора 5, эл-та ИЛИ-НЕ 9 и эл-та 10 разряда просты и эти эл-ты не требуют регулировки и настройки. 1 ил. $ (Л дб/JfOd to ел Од 00 1C

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„Я0„„1256132 (11 4 Н 03 В 19 00 фри.„

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCMOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3882375/24-09 (22) 09.04.85 (46) 07.09.86. Бюл. № ЗЗ (72) О. М. Демин, В. И. Никифоров и В. 1О. Шевченко (53) 621.373.42 (088.8) (56) Патент США № 4185247, кл. 328 — 165, 22.01.80.

Авторское свидетельство СССР № 978314, кл. Н 03 В 19/00, 12.01.81. (54) СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и упрощает устройство. Устройство содержит опорный г-р 1, накопитель 2 кодов, D-триггер 3, регистр 4 памяти, мультиплексор 5, ЦАП 6, интегрирующее звено 7, триггер 8, эл-т ИЛИ вЂ” НЕ 9, эл-т 10 разряда.

Преобразование нормированного выходного напряжения ЦАП 6 в сигнал требуемой формы осуществляется интегрирующим звеном, что позволяет простыми техническими средствами, напр. RC-цепью, получить требуемую точность компенсации фазовой ошибки выходного сигнала накопителя кодов. Режимы работы мультиплексора 5, эл-та ИЛИ вЂ” НЕ

9 и эл-та 10 разряда просты и эти эл-ты не требуют регулировки и настройки. 1 ил.

1256132

Изобретение относится к радиотехнике и может быть использовано для получения сетки стабильных частот в приемопередающей и измерительной аппаратуре.

Цель изобретения — упрощение синтезатора частот.

На чертеже представлена структурная электрическая схема синтезатора частот.

Синтезатор частот содержит опорный генератор 1, накопитель 2 кодов, D-триггер

3, регистр 4 памяти, мультиплексор 5,цифроаналоговый преобразователь (ЦАП) 6, интегрирующее звено 7, триггер 8, элемент

ИЛИ вЂ” HE 9, элемент 10 разряда.

Синтезатор частот работает следующим образом.

Число М, задающее частоту синтезируемого сигнала, поступает на кодовый вход накопителя 2 кодов, имеющего емкость N, и на второй вход мультиплексора 5. Процесс заполнения емкости N с постоянным приращением М происходит с тактовой частотой 1ю сигнала опорного генератора 1, поступающего на тактовый вход накопителя

2 кодов. Импульс, формируемый накопителем 2 кодов при переполнении, поступает на тактовый вход регистра 4 для записи кодового числа Р, оставшегося в накопи- р5 теле 2 кодов после переполнения, и одновременно на D-вход D-триггера 3 для установки его в состояние «1». Сброс в состояние «О» происходит в момент прихода ближайшего импульса выходного сигнала опорного генератора 1 на вход синхронизации ЗО

D-триггера 3. Сформированный D-триггером 3 сигнал задержан относительно импульса переполнения на один период тактовой частоты. Логическое суммирование выходного сигнала D-триггера 3 и импульса переполнения накопителя 2 кодов осуществля-З5 ет элемент ИЛИ вЂ” НЕ 9. Выходные сигналы D-триггера 3 и элемента ИЛИ вЂ” НЕ 9 поступают соответственно на первый и второй управляющие входы мультиплексора

5, который обеспечивает передачу одного 4О из трех кодовых чисел на вход ЦАП 6: число

«О» — во время действия импульса переполнения; чило «Р» — при формировании логической «1» на выходе D-триггера; число

М вЂ” при формировании логической «1» на выходе элемента ИЛИ вЂ” НЕ. 45

ЦАП 6 преобразует входную последовательность чисел в аналогичную последовательность выходных напряжений, при этом на вход интегрирующего звена 7 поступают квантованные по уровню и времени значения сигнала. Поскольку скорость 50 изменения напряжения на выходе интегрирующего звена 7 пропорциональна входному напряжению в текущий момент времени, то на первом интервале времени элемент 10 разряда производит разряд и установку интегрирующего звена 7 в исходное нулевое состояние, в течение второго и третьего временных интервалов напряжения на выходе интегрирующего звена 7 возрастают пропорционально числам P и М соответственно. В результате сигнал U, на выходе интегрирующего звена 7 по форме может быть аппроксимирован отрезками прямых линий, причем на третьем временном интервале сигнал имеет постоянный наклон, так как М вЂ” число постоянное, и повторяется с постоянным периодом Т= Т.N/М в диапазоне выходных напряжений интегрирующего звена.

- (M — 1) Т, Ц,«ЦМ вЂ” 1) Т, +4M (K — 1) Т,, где а — постоянный коэффициент преобразования ЦАП 6 и интегрирующего звена 7;

K=ent (Н/М) — целая часть отношения величины емкости накопителя 2 кодов к входному числу М;

То 1/1о — период частоты опорного генератора 1;

Т вЂ” период выходного сигнала синтезатора.

Порог срабатывания триггера 8 выбирается в диапазоне напряжения U„.

Таким образом, в синтезаторе частот преобразование нормированного выходного напряжения ЦАП 6 в сигнал требуемой формы осуществляется интегрирующим звеном, что позволяет простыми техническими средствами, например RC-цепью, получить требуемую точность компенсации фазовой ошибки выходного сигнала накопителя кодов. Режимы работы мультиплексора 5, элемента

ИЛИ вЂ” НЕ 9 и элемента 10 разряда просты и эти элементы не требуют регулировки и настройки, что упрощает синтезатор частот.

Формула изобретения

Синтезатор частот, содержащий последовательно соединенные опорный генератор, накопитель кодов и регистр памяти, цифроаналоговый преобразователь, триггер и Dтриггер, вход синхронизации которого соединен с выходом опорного генератора, а

D-вход D-триггера объединен с тактовым входом регистра памяти и подключен к выходу переполнения накопителя кодов, кодовый вход которого является кодовым входом синтезатора частот, отличающийся тем, что, с целью его упрощения, в него введены мультиплексор, элемент ИЛИ вЂ” НЕ, интегрирующее звено и элемент разряда, управляющий вход которого объединен с первым входом элемента ИЛИ вЂ” НЕ и подключен к выходу переполнения накопителя кодов, второй вход элемента ИЛИ вЂ” НЕ объединен с первым управляющим входом мультиплексора и подсоединен к выходу D-триггера, выход элемента ИЛИ вЂ” НЕ подключен к второму управляющему входу мультиплексора, первый и второй кодовые входы которого соединены соответственно с выходом регистра памяти и кодовым входом накопителя кодов, выход цифроаналогового

1256132

3 преобразователя подключен к входу интегрирующего звена, выход которого подключен к входу триггера и сигнальному входу элемента разряда, а выход мультиплексора соединен с входом цифроаналогового преобразователя.

Составитель Ю. Ковалев

Редактор С. Пекарь Техред И. Верес Корректор М. Демчик

Заказ 4833/54 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4