Устройство для обнаружения ошибок по элементам двоичного сигнала

Устройство для обнаружения ошибок по элементам двоичного сигнала

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи . Повышается точность обнаружения ошибок. Устр-во содержит блок 1 синхронизации, датчик 2 контрольных сигналов, блок 3 сравнения, триггер 4 состояний, коммутатор 5 сигналов, регистр 6 сдвига (PC), формирователь 7 сигнала ошибки (ФСО), счетчик 8 импульсов (СИ), а также датчик 9 испытательных сигналов и дискретный канал 10, При появлении в течение одного цикла второго импульса несравнения, вьщеленного блоком 3 сравнения, блоком 1 синхрони (Л фиг:1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (1)) (504 HO L 11 08 1 24

g(lg Г У

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ.(21) 3744202/24-09 (22) 25.05.84 (46) 07.09.86. Бюл.. ll 33 (72) В.Л. Дроздовский, Н.А. Голубев, Е.П. Добролюбов и А.А. Кацоев (53) 621.394.14 (088.8) (56) Каналы передачи данных. /Под ред. Шварцмана В.О. М., Связь, 1970, с. 279, рис. 10 11..

Авторское свидетельство СССР

У 274152, кл. Н 04 L 1/00, 1967. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ

ОШИБОК ПО ЭЛЕИЕНТАМ ДВОИЧНОГО СИГНАЛА (57) Изобретение относится к электросвязи. Повьпйается точность обна- ружения ошибок. Устр-во содержит блок 1 синхронизации, датчик 2 контрольных сигналов, блок 3 сравнения, триггер 4 состояний, коммутатор 5 сигналов, регистр 6 сдвига (РС), формирователь 7 сигнала ошибки (ФСО), счетчик 8 импульсов (СИ), а также датчик 9 испытательных сигналов и дискретный канал 10,, При появлении в течение одного цикла второго импульса несравнения, выделенного блоком 3 сравнения, блоком 1 еинхрони-.

1256228

20 зации формируется импульс, который взводит триггер 4 в "1", переводящую коммутатор 5 в состояние транслирования импульсов несравнения на тактовый вход РС 6, которые в нем хранятся. Все импульсы несравнения, выцеляемые во время сбоев цикловой

Изобретение относится к электросвязи и может использоваться для обнаружения ошибок по элементам двоичного сигнала при испытаниях и регламентных проверках дискретных каналов связи.

Целью изобретения является повышение точности обнаружения ошибок, На фиг.1 представлена структурная электрическая схема устройства для обнаружения ошибок по элементам двоичного сигнала; на фиг.2 — структурная электрическая схема блока синхронизации.

Устройство для обнаружения ошибок по элементам двоичного сигнала содержит блок 1 синхронизации, датчик 2 контрольных сигналов, блок 3 сравнения, триггер 4 состояний, коммутатор 5 сигналов, регистр 6 сдвига, формирователь 7 сигнала ошибки, счетчик 8 импульсов.

На фиг,1 также представлены датчик 9 испытательных сигналов и дис- 25 кретный канал 10.

Блок 1 синхронизации содержит регистр 11 сдвига, элемент 12 запрета, блок 13 поэлементной синхронизации, блок 14 сравнения сегментов, триггер

15, циклового фазирования, генератор

16 меток цикла, счетчик 17 импульсов, Устройство для обнаружения ошибок по элементам двоичного сигнала работает следующим образом, 35

Испытательный сигнал с длительностью цикла (равной 32767 элементов) с выхода датчика 9 испытательных сигналов (фиг.1) поступает на вход дискретного канала 10. С выхода дис40 кретного канала 10 испытательный сигнал поступает на информационный вход блока 1 синхронизации и, пройдя через регистр 11 (фиг,2),. проходит синхронизации, на выход PC 6 не проходят и не искажают результата измерения, что повышает их точность.

Цель достигается введением триггера 4, коммутатора 5, PC 6, ФСО 7 и

СИ 8, Дан пример выполнения блока 1 синхронизации. 2 ил. на блок 3 сравнения. В блоке 3 сравнения осуществляется сравнение принятого испытательного сигнала с контрольным сигналом, поступающим с выхода датчика 2 контрольных сигналов.

Сигнал с выхода дискретного канала 10 поступает также на блок 13 поэлементной синхронизации, вырабатывающий тактовые импульсы, которые, проходя через элемент 12 запрета, поступают на тактовый вход датчика 2 контрольных сигналов. Блок 13 поэлементной синхронизации обеспечивает равенство скоростей и совпадение фронтов испытательных и контрольньгх сигналов, поступающих на блок 3 сравнения.

В моменты включения или нарушения цикловой синхронизации циклы испытательных и контрольных последоватепьностей совпадать не будут и для проведения измерений необходимо их сфазировать, т.е. совместить однозначные элементы циклов. Критерием сбоя цикловой синхронизации является возникновение пакета импульсов несравнения в течение одного цикла, величина которого выбрана равной 22 импульсам. Подсчет импульсов несравнения, выделенных блоком 3 сравнения„ производится счетчиком 17, который устанавливается в искодное состояние импульсами с выхода генератора 16 меток цикла. При появлении второго импульса несравнения в течение одного цикла на выходе второго разряда счетчика 17, являющегося третьим выходом блока 1 синхронизации формируется импульс, который взводит триггер 4 в единицу,а последний, в свою очередь, переводит коммутатор 5 в состояние транслирования импульсов несравнения на тактовый вход регистра 6. В этом случае

1256 импульсы несравнения, поступающие на информационный вход регистра 6, записываются в него, а так как разрядность регистра 6 подобрана таким образом, чтобы до обнаружения сбоя 5 цикловой синхронизации (заполнения импульсами несравнения счетчика 17) на его выходе импульсы несравнения не появятся, то все это время импульсы несравнения хранятся в регистре 6. При заполнении счетчика 17 срабатывает триггер 15 циклового фазирования, который вьщает импульс на вход "Установка 0" регистра 6, при этом его все разряды обнуляют- 15 ся. При этом также запрещается выдача тактовых импульсов на датчик 2 контрольных сигналов, останавливая дальнейшую его работу, и запрещается работа блока 3 сравнения, который 20 перестает вьщелять импульсы несравнения. Таким образом, все импульсы несравнения, выделяемые во время сбоев цикловой синхронизации на выход регистра 6, не проходят и не влияют на результат измерения, а следовательно, не искажают результат измерения, что повышает их точность.

Вследствие того, что в псевдослучайной последовательности, вырабатываемой датчиком 9 испытательных сигналов и соответственно датчи— ком 2 контрольных сигналов, сегменты последовательности в течение цикла не повторяются, то совпадение сег- 35 мента в регистре 11 с сегментом датчика 2 контрольных сигналов может произойти только один раз в цикл. В момент совпадения сегментов блок 14 сравнения сегментов вырабатывает им- 40 пульс, который сбрасывает триггер 15 циклового фазирования в исходное состояние. При этом разрешается прохождение тактовых импульсов через элемент 12 запрета на датчик 2 кон- 45 трольных сигналов и разрешается работа блока 3 сравнения. Поиск цикловой синхронизации на этом заканчивается и устройство для обнаружения ошибок по элементам двоичного сигна- 50 ла переходит в режим измерения. При этом триггер 4 сбрасывается в исходное состояние сигналом конца цикла, вырабатываемым генератором 16 меток цикла, и переводит коммутатор 5 в 55 состояние транслирования тактовых импульсов на регистр 6. Последний транслирует импульсы несравнения на

228 4 формирователь 7 сигнала оип бки, в котором производится их стробирование тактовыми импульсами.

Счетчик 8, осуществляя подсчет тактовых импульсов, поступающих на вход датчика 2 контрольных сигналов, фиксирует количество бит принимаемого испытательного сигнала.

Формула изобретения

Устройство для обнаружения ошибок по элементам двоичного сигнала, содержащее последовательно соединенные блок синхронизации, датчик контрольных сигналов и блок сравнения, выход которого подсоединен к входу импульсов несравнения блока синхронизации, информационный вход которого является входом испытательного сигнала устройства, о т л ич а ю щ е е с я тем, что,с целью повышения точности обнаружения ошибок, в него введены последовательно соединенные триггер состояний, коммутатор сигналов, регистр сдвига и ,формирователь сигнала ошибки, а также счетчик импульсов, при этом выход блока сравнения подсоединен к первому информационному входу коммутатора сигналов и информационному входу регистра сдвига, вход "Установка в 0" которого подключен к первому управляющему выходу блока синхронизации, тактовый выход которого подсоединен к тактовым входам счетчика импульсов и формирователя сигнала ошибки и к второму информа,ционному входу коммутатора сигналов, выход которого подсоединен к тактовому входу регистра сдвига, а выход регистра сдвига подсоединен к информационному входу формирователя сигнала ошибки, информационный и второй управляющий выходы блока синхронизации подсоединены соответственно к второму информационному и управляющему входам блока сравнения, третий и четвертый управляющие выходы блока синхронизации подсоединены соответственно к входам "Установка в 1" и "Установка в 0" триггера состояний, выход которого подсоединен к управляющему входу коммутатора сигналов, а дополнительный выход датчика контрольных сигналов подсоединен к дополнительному информационному входу блока синхро1256228

Составитель Б. Орлов

Техред И Попович Корректор О. Луговая

Редактор В. Иванова

Ф

Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Заказ 4837/58

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная,4

5 низации, причем выходы формирователя сигнала ошибки и счетчика импульсон являются соответственно первым и вторым выходами устройства.