Декодер цепного кода

Декодер цепного кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи . Повьшается достоверность декодирования . Декодер содержит (3t +1)- разрядный регистр сдвига (РС) 1, два .i-разрядных PC 2 и 3, два сумматора по модулю два (С) 4 и 5, три элемента И 6, 7 и 8 и инвертор 9. При ошибках в информац. последовательности символов срабатывает элемент И 6 и на его выходе появляется сигнал ошибки - логическая 1, который через открытый элемент И 8 поступает на информац. вход PC 3 и на один вход С 5. Это вызовет инвертирование искаженного информац. символа, поступающего на другой вход С 5 с выхода PC 1. Т. об., происходит исправление ошибок в информац. последовательности символов. При поступлении проверочных символов, содержащих ошибки, сигнал ошибок на выходе элемента И 6 не вызовет инвертирования выходного сигнала С 5 и тем самым не внесёт ошибок в информацию, так как будет заблокирован сигналом с выхода инвертора 9. Цель достигается введением PC 3, элементов И 7 и 8 и инвертора 9. 2 ил. (Л д :л 9д д DO

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ фиг,/

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАН ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3880937/24-09 (22) 05.04.85 (46) 07.09.86. Бюл. У 33 (72) И.И.Булгаков и К.Д.Лазинцев (53) 621.394. 14(088.8) (56) Авторское свидетельство СССР

111 510803, кл. Н 04 L 17/30, 1973.

Шпяпоберский В.И. Основы техники передачи дискретных сообщений.:-М.:

Связь,. 1973, с. 372, рис. 6.18б. (54) ДЕКОДЕР ЦЕПНОГО КОДА (57) Изобретение относится к электросвязи. Повышается достоверность декодирования. Декодер содержит (34+1)разрядный регистр сдвига (PC) 1, два . -разрядных РС 2 и 3, два сумматора по модулю два (С) 4 и 5, три элемента И 6, 7 и 8 и инвертор 9. При ошибках в информац. последовательности (бР У Н 04 L 17/30 Н 03 М 13/02 символов срабатывает элемент И 6 и на его выходе появляется сигнал ошибки — логическая "1" который через открытый элемент И 8 поступает на информац. вход РС 3 и на один вход

С 5. Это вызовет инвертирование искаженного информац. символа, поступающего на другой вход С 5 с выхода PC

I, Т. об., происходит исправление ошибок в информац. последовательности символов. При поступлении проверочных символов, содержащих ошибки, сигнал ошибок на выходе элемента И 6 не вызовет инвертирования выходного сигнала С 5 и тем самым не внесет ошибок в информацию, так как будет заблокирован сигналом с выхода инвертора 9. Цель достигается-введением РС 3, элементов И 7 и 8 и инвертора 9. 2 ил.

12562

Изобретение относится к электро связи и может использоваться в системах передачи данных для повышения достоверности декодирования.

Цель изобретения — повышение достоверности декодирования.

На фиг. 1 представлена структурная электрическая схема декодера цепного кода; на фиг. 2 — временные диаграммы, поясняющие работу

10 устройства.

Декодер содержит (3 +1) -разрядный регистР 1 сдвига, 4 -разрядный регистр 2 сдвига, дополнительный 1— разрядный регистр 3 сдвига, первый t5 и второй сумматоры 4 и 5 .по модулю два, элемент И 6, первый и второй дополнительные элементы И 7 и 8, инвертор.

Декодер цепного кода работает .2О следующим образом.

Информационные символы поступают на информационный вход (Э +I)-Разрядного регистра 1 и по мере поступления продвигаются по его разрядам.

Выходные сигналы (2t+1) и (Й+1)разрядов (3t+1) -разрядного регистра 1 суммируются в первом сумматоре 4 с проверочными символами, поступающими на третий .вход первого сумматора 4, Причем суммирование по модулю два. выходных сигналов (2t+1) и (ЗФ+1) разрядов (3t +1) -разрядного регистра 1,цает в результате вспомогательную последовательность проверочных символов, которая сравнивается с последовательностью проверочных символов, поступающих на проверочный вход декодера цепного кода для определения наличия I, и характера распределения ошибок во входных сигналах. При отсутствии ошибок в информационной и проверочной последовательностях символов, на выходе первого сумматора 4 присут- g5 ствуют нули на каждом такте срабатывания декодера цепного кода. Если же входные сигналы содержат ошибки, то на выходе первого сумматора 4 появляются единицы, соответствующие принятым с ошибками информационным или проверочным символам. При этом снгналы ошибки (единицы) на выходе первого сумматора .4, соответствующие ошибкам в принятых проверочных символах, появляются одновременно с поступлением на проверочный вход декодера цепного кода. каждого принято31 2 го с ошибкой проверочного символа °

При искажении информационного символа. на выходе первого сумматора 4 возникают два сигнала ошибки, причем первый — с задержкой на 2 +1 тактов, а второй — с задержкой на 3t+1 так- . тов относительно момента поступления на информационный вход декодера цепного кода искаженного информационно-, го символа.

Сигналы ошибок, появляющиеся на выходе первого сумматора 4, поступают на первый и второй входы элемента

И 6, причем на второй вход непосредственно, -a на первый вход через — разрядный регистр 2 с задержкой на тактов срабатывания декодера цепнсго кода. Таким образом, при ошибках в информационных символах к моменту появления на. выходе первого, сумматора 4 второго сигнала ошибки, а на выходе. (3t+1) разряда (3t+1)— разрядного регистра 1 искаженного информационного символа, на выходе — разрядного регистра 2 появляется за= цержанный на t тактов первый сигнал ошибки.- При этом срабатывает элемент

И 6 и на его выходе появляется сигнал ошибки — логическая "1", который через открытый второй дополнительный элемент И 8 поступает на информационный вход дополнительного 1 -разрядного регистра 3 и на второй вход второго сумматора 5 и вызывает инвертирование (т.е. исправление) искаженного информационного символа, поступающего на первый вход второго сумматора 5 с выхода (31+1) разряда (31+

+1) -разрядного регистра 1. Так происходит исправление ошибок в информационной последовательности символов.

Декодер цепного кода позволяет исправлять пакеты ошибок в информационных символах длиной символов ипи;аемьше при условии, что между пакетами ошибок расположено не менее ы, правильно принятых символов (с4 — защитный интервал). При этом защитный интервал для информационных символов составляет ж = 2 символов, а для проверочных символов — м = 3 .

Следовательно, ошибка, которая не искажает правильно принятую информацию и может быть исправлена, может появляться в соответствующих последовательностях символов только через определенный интервал относительно

1256

40 последней ошибки в предыдущем пакете ошибок. Если на информационный и проверочный входы декодера цепного кода поступают последовательности информационных и проверочных симво- 5 лов, пораженных пакетами ошибок, величины которых не превьппают исправляющую способность декодера, то ошибки в информационных символах исправляются по алгоритму, описанному, а ошибки в проверочных символах не устраняются. При этом все сигналы ошибок, возникающие на выходе первого сумматора 4 и вызванные искаженными проверочными. символами, через 2t так- <5 тов работы декодера цепного кода поступают в -разрядный регистр 2 и покидают его, не оказывая влияния на выходную информационную последовательность символов.

Пусть на декодер цепного кода поступают такие последовательности информационных и проверочных символов, ито информационные символы содержат пакет ошибок длины t (фиг. 2a) 25 а проверочные — содержат пакет ошибок длины 4 + At (фиг. 2в) . Для упроще-. ния построения временных диаграмм работы декодера цепного кода (фиг. 2) приняты следующие условия: по каналу ЗО связи передается длительный "О"; ошибки, возникающие из-за помех в канале связи, приводят к появлению

"1"; учитывая, что информационные и провеРочные символы, передаваемые по каналу связи, чередуются, величина интервала, занимаемого пакетом ошибок (в канале связи), равна

2 +, где Qt c t

Таким образом, пакет ошибок в информационных символах не превьппает исправляющей способности декодера цепного кода и может быть исправлен, а пакет ошибок в проверочных символах превьппает исправляющую способ- 11 ность декодера цепного кода на ь1 символов.

Рассматривают работу декодера цепного кода в этом случае. В исходном состоянии, до момента поступления на декодер цепного кода входных сигналов с ошибками (31+1)-разрядный регистр 1, 4-разрядный регистр 2 и дополнительный t --разрядный регистр 3 находятся в нулевом состоянии. Следовательно, на выходах первого 4 и второго 5 сумматоров, а также на выходах элемента И 6, дополнительных

231 4 первого 7 и второго 8 элементов И также присутствуют нули.

При наличии ошибок во входных последовательностях символов на выходе первого сумматора 4 одновременно с поступлением на проверочный вход декодера цепного кода искаженных проверочных символов (фиг. 2в) появляются сигналы ошибок (фиг. 2а) и через 1 тактов работы декодера цепного кода в -разрядном регистре 2 записано 1 сигналов ошибок, а в (31+

+1) -разрядном регистре 1 находятся искаженных информационных символов (фиг. 2а). Далее íà t +1 такте работы декодера цепного кода на выходе дополнительного 1 -разрядного регистра 3 появится t +1 сигнал ошибки (фиг. 2г) и одновременно с ним на выходе 1 -разрядного регистра 2 появится первый сигнал ошибки (фиг. 2д).

Одновременное появление двух сигналов приводит к появлению на выходе элемента И 6 сигнала ошибки (фиг. 2е), который, поступая через открытый второй дополнительный, элемент И 8 на информационный вход 1 -разрядного регистра 3 и на вход второго сумматора 5 (фиг. 2и), записан в 1 -разрядный регистр 3 и вызывает инвертирование (т.е. вносит ошибку) информационного символа на. выходе второго сумматора 5 (фиг. 2к).

На протяжении и -1 тактов работы декодера цепного кода также вносятся ошибки в выходную информационную последовательность (фип. 2к). При последующих t -ht тактах работы декодера цепного кода ошибок в выходной информационной последовательности нет. К этому моменту проходит

21 тактов работы декодера цепного кода и искаженные информационные символы расположены с (t+1) по 21 ,разрядах (3t+1)-разрядного регистра

1, в 1 -разрядном регистре 2 и в. дополнительном 1 -разрядном регистре

3 расположены с (4- Й-1) по (t -1) разрядах и символов ошибок, вызванных искаженными проверочными символами.

Далее на 2t +1 такте работы декодера цепного кода на выходе первого суматора 4 появляется первый сигнал ошибки информационных символов (фиг. 2д), задержанный на 2t+1 тактов (фиг. 2б) относительно момента появления на входе декодера цепного

5 1256 кода (фиг. 2а). Одновременно с этим сигналом появляются сигналы ошибки и на выходах 4 -разрядного 2 и дополнительного — разрядного 3 регистров (фиг. 2д, ж). Однако при этом срабатывают первый дополнительный элемент

И 7 и инвертор 9, который своим выходным сигналом (фиг. 2и) закрывает второй дополнительный элемент И .8, исключив тем самым прохождение 1О сигнала ошибки с выхода элемента И

6 (фиг. 2е) на вход второго сумматора 5 и на вход дополнительного — разрядного регистра 3 (фиг, 2и) . В этом .случае инвертирования информационного символа на выхоце сумматора 5 (фиг. 2к) не происходит, т.е. не внесена ошибка в правильно принятые информационные символы.

На протяжении Ь1 -1 тактов работы декодера цепного кода блокирование сигналов ошибок, появляющихся на выходе элемента И 6, производится аналогично. По прошествии 2t+ ht тактов работы декодера цепного кода 25

1 "разрядный регистр 2 находится в нулевом состоянии (фиг.2ж), с второго дополнительного элемента И 8 снимается сигнал блокировки (фиг. 2з). После 31 такта работы декодера цепного кода в 1 -разрядном регистре 2 записано t сигналов ошибок, вызванных искаженными информационными символами.

Далее с 3t+1 по 4t такты работы декодера цепного кода производится

35 исправление информационных символов, содержащих пакет ошибок длиной 1 символов, аналогично описанному.

Пусть в интервале между 41+1 и 5t тактами работы декодера цепного кода 4О поступают проверочные символы, содержащие ошибки (фиг. 2в). Эти искаженные проверочные символы вызывают появление на выходе первого сумматора

4 сигнала ошибки (фиг. 2г). Одновре- 5 менно этим на выходе 4 -разрядного регистра 2 появляются сигналы ошибок информационных символов, задержанные относительно момента появления на

231 Ь выходе первого сумматора 4 (фиг, 2г) на тактов (фиг. 2д). Эти -два сигнала вызывают появление на выходе элемента И 6 сигнала ошибок (фиг, 2е).

Однако этот сигнал ошибки не вызывает инвертирование выходного сигнала второго сумматора 5 и тем самым не вносит ошибок в информацию, так как заблокирован сигналом с выхода инвертора 9 (фиг. 2з).

Ф о р м у л а изобретения

Декодер цепного кода, содержащий последовательно соединенные (3t+1)разрядный регистр сдвига, первый сумматор по модулю два, -разрядный регистр сдвига и элемент И, а также второй сумматор по модулю два, первый вход которого подключен к выходу (3t+1)-ro разряда, (3t+1)-разрядного регистра сдвига, выход (21+1)-го разряда которого подсоединен к второму входу первого сумматора по модулю два, второй вход элемента И подключен к выходу первого сумматора по модулю два, причем информационный .вход (31,+1)-разрядного регистра и третий вход первого сумматора по модулю два являются соответственно информационным и проверочным входами декодера, а выход второго сумматора по модулю два является выходом декодера, отличающийся тем, что, с целью повышения достоверности декодирования, в него введены последовательно соединенные дополнительный 4 -разрядный: регистр сдвига, первый дополнительный элемент И, инвертор и второй доплнительный элемент И, при этом выход второго дополнительного элемента И подсоединен к второму входу второго сумматора по модулю два и информационному входу дополни» тельного t -разрядного регистра сдвига, а выход элемента И подсоединен к вторым . входам первого и второго дополнительных элементов

И.

1256231

Составитель В. Орлов

Техред М.Ходанич Корректор И.Муска

Редактор M. Бланар

Подписное

Заказ 4838/59

Тираж б24

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4