Процессор для цифровой обработки сигналов

Процессор для цифровой обработки сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для решения задач цифровой обработки сигналов, включающих выполнение алгоритмов быстрого преобразования Фурье и свертки. Цель изобретения - расширение функциональных возможностей за счет вычисления алгоритмов линейной и циклической свертки. Поставленная цель достигается тем, что в состав процессора входит аналого-цифровой преобразователь, блок управления и N вычислительных блоков,каждый из которых содержит пять узлов регистров , два коммутатора, умножитель, узел постоянной памяти, регистр и сумматор-вычитатель, а блок управления содерз-сит узел памяти программ, триггер, два регистра сдвига и счетчик адреса с соответствующими связями между блоками и узлами процессора . 1 з.п.ф-лы, 6 ил. W с д ел 41 0д

СО1ОЭ СОВЕТСНИХ

СООИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (I% (И) (Я) 4 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3846070/24-24 (22) 24.01.85 (46) 15.09.86. Бюл. В 34 (71) Киевский ордена Ленина политехнический институт им.50-летия Великой Октябрьской социалистической революции (72) Ю,С.Каневский, Б.А.Некрасов и А.N.Ñåðãèeíêî (53) 681.32 .(088.8) (56) Filip А.Е. А distributed Signal

processing architecture, 3 rd, int.

Conf.Distrib. Comput. Syst. Miamu/Н

18-22, 1982, р.49-55.

Авторское свидетельство СССР . Ф 1146685, кл.G 06 F !5/332, 1984. (54) 1.ПРОЦЕССОР ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ (57) Изобретение относится к вычислительной технике и предназначено для решения задач цифровой обработки сигналов, включающих выполнение алгоритмов быстрого преобразования Фурье и свертки. Цель изобретения — расширение функциональных возможностей за счет вычисления алгоритмов линейной и циклической свертки. Поставленная цель достигается тем, что в состав процессора входит аналого-цифровой преобразователь, блок управления и К вычислительных блоков, каждый из которых содержит пять узлов регистров, два коммутатора, умножитель, узел постоянной памяти, регистр и сумматор-вычитатель, а блок управления содержит узел памяти программ, триггер, два регистра сдвига и счетчик адреса с соответствующими связями между блоками и узлами процессора. I з.п.ф-лы, 6 an.

1257662

Изобретение относится к вычислительной технике и предназначено для решения задач цифровой обработки сигналов, включающих выполнение алгоритмов быстрого преобразования

Фурье (БПФ) и свертки.

Целью изобретения является расширение функциональных возможностей

sa счет вычисления алгоритмов линейной и циклической свертки.

На фиг.1 изображена структура процессора цифровой обработки сиг налов; на фиг.2 — структура вычислительного блока; на фиг.3 — функциональная схема блока управления; на фиг.4,5,6 - обобщенные граф-схемы алгоритмов БПФ, циклической и линей. ной свертки соответственно.

Процессор цифровой обработки сигналов содержит аналого-цифровой преобразователь 1, М =8 шин 2.0, 2.1...,2.7. М = 8 вычислительных блоков 3.0, 3.1 3,7 и блок 4 управления. Каждый вычислительный блок фиг.2 содержит с первого по пятый узлы 5 — 9 регистров, первый

10, второй 11 третий 12 коммутаторы, умножитель 13, узел 14 постоянной памяти, уегистр 15, сумматорвычитатель 16, первый 17, второй 18 и третий 19 входы и выход 20 вычислительного блока. Блок 4 управления (фиг.3) содержит счетчик 21 адреса, узел 22 памяти программ, первый 23 и второй 24 регистры сдвига, триг: гер 25, с первого по тринадцатый выходы 26-38, первую группу выходов 39.0-39.7, вторую группу выходов 40.0-40.7 и третью группу выходов 41.0-41.7, первый 42 и второй

43 входы задания режимов, вход 44 начальной установки, первый 45 и второй 46 входы синхронизации.

При выполнении алгоритма БПФ процессор для цифровой обработки сигналов работает следующим образом.

В один и тот же момент времени все вычислительные блоки выполняют одну нэ n - log N+1 итераций алгоритма БПФ, которой соответствует один ярус обобщенного графа алгоРитма {фиг.4) . При обработке входной последовательности длиной 2N =

АМ

16 вычислительный блок 3. выполk няет -ю базовую операцию данной йтерации, обозначенную на графе кружком, где i О, N-l,Процессор . Обрабатывает входные последовательо О ности комплексных чисел: В, В,. о о о о

В7 Аоэ А,,..., Ат ™овх,,...,Х,, которые поступают иэ блока 1 с частотой дискретизации 1 входного сиг3

5 нала на входы 17 вычислительных блоков. На первый вход 45 синхронизации блока 4 управления поступает синхросигнал с частотой, получаемой из блока 1. На второй вход 46 синхронизации блока 4 поступают синхроимпульсы с тактовой частотой f работы вычислительных блоков, причем соотношение частот синхронизации составляет

15 f, /Г > 2 (log N+l) /N.

По сигналу начальной установки на входе 44 блока 4 управления триггер 25 ус-.анавливается в нуль, счетчик 21 устанавливает на своем выходе

2О нулевой адрес и иэ узла 22 памяти программ в соответствии с кодом номера выполняемой программы 00 на входах

42,43 выбирается нулевая команда программы БПФ, по которой на вход

25 последовательного занесения регистров 23 и 24 подаются соответственно единица (Я, = .1) и нуль (Б = О) .

В следующих тактах на вход синхронизации регистра 23 поступает синх-.

30 росигнал с частотой f /2 с выхода триггера 25. Этот же синхросигнал поступает на разряд 38 управляющего входа узлов 7,8 регистров и по его уровню логического нуля в четный реЗ5 гистр узлов 7, 8 записывается ре1о о альная часть А>, или В>,, а по уровню логической единицы — мнимая о о часть А> или В>1 — в нечетный регистр узлов 7,8. В каждом следую4о щем такте в счетчике 21 увеличивается на единицу адрес команды и по следующим командам на входы регистров 23.24 подаются нули (S -- О, S

= О) ° В следующем такте сигнала час45 тоты Q /2 единица с разряда 39(i-1) передвигается в разряд 39.i.Îäíîâðåменно наличие единицы на выходах

39.х и 40.1 разрядов регистра 23 является разрешением для записи о о

511 В; и А; соответственно в узлы 7 и 8 регистров вычислительного блока 3.

Таким образом, эа 4 11 тактов частоты 1, единица, зачисленная в регистр 23 при начальной установке

55 проходит весь регистр 23 от младшего разряда к старшему и поступает с выхода страршего разряда регистра

23 на вход признака счетчика 21, С с, 1}е =

В„+ A„MR- Ar Mr

В + А My+ Ау Ик, Вr AR Wr+ А r Mr.!

А My- A> WR c где А = Re(AR)+j Im(Ar), В = Re(BR)+j Тт(В1) данные для базовой операции, записанные в узлах 7,8 регистров соот ветственно для (1=0)-й итераций и записанные в узлах 5 и 9 регистров .соответственно для (= 1,2,3)-й итерации:

С = Re(Се) + g Im(С|), D = Re(D ) + j Тщ(В}) как F =1, а разряды регистра 24 оказываются заполненными нулями. При этом отсчеты исходной последовао о о о тельности А„, А,, В е;, В1 оказываются записанными в регистрах

УР 7 ° О, УР 7.1, УР 8.0 и 8.1 узлов

7,8 регистров соответственно ° По признаку F = 1 программа переходит с участка ввода исхедных данных для первой реализации БПФ на участок вычисления БПФ. В этот момент по первой команде участка вычисления БПФ в регистр 23 записывается единица и после выполнения программы одной реализации БПФ процессор переходит в ожидание,,которое длится до прихода признака F = 1 с выхода регистра

23, что свидетельствует о том, что в узлах 7,8 регистров накоплены исходные данные для следующей реализации БПФ и вычислительный процесс на этом повторяется. Таким образом одновременно с выполнением алгоритма БПФ в узлах ?,8 регистров накапливаются исходные данные, причем накопление исходных данных для четной реализации (г = О) в нулевом и первом регистрах узлов 7,8,.а для нечетной реализации (r=l) во вто ром и третьем регистрах узлов 7,8 осуществляется независимо от про.цесса вычисления.

В течение выполнения участка программы вычисления БПФ вычислительные блоки 3.1 выполняют последовательно четыре базовые операции, соответствующие четырем:итерациям

БПФ над исходными данными входной последовательности, записанной в узлы 7,8 на предыдущем этапе. Базо:вая операция алгоритма БПФ заключается в вычислениях по формулам

20 где В = 0,1,2,3 — номер итерации; нижний индекс- номер вычислитель. ного блока, равный номеру базовой операции в 1 -й итера25 ции.

После выполнения последней итерации с номером три на выходы вычислительных блоков поступают результаты коэффициента Фурье, причем

Уо Co!

=c,;; г

С6

7 с

7, -С9 т =С

as

8 ае

YN

-- tt 1е =

Y9 = и

t5 о

1}1 >

6

D1, Dg, D °

Э

= Dz °

40 Рассмотрим работу вычислительного блока 3 ° > при выполнении базовой операции, начиная с нулевого такта.

Вычислительный блок 3.1 выполняет базовую операцию во всех итерациях одинаково. Исключение состоит в том, что в нулевой итерации исо о ходные данные А, и В, выдаются четвертым 8 и третьим 7 узлами регистров соответственно, а в остальных итерациях — соответственно первым 5 и пятым 9 узлами регистров, кроме того, на вход узла 14 постоянной памяти поступает адрес, равный номеру 8 текущей итерации. Поскольку в регистре 24 записаны нули, то на шине 40.i — уровень логического нуля и третий коммутатор в течение вы. полнения программы БПФ пропуска257662 4 результаты базовой операции, выдаваемые вычислительными блоками 3.0-3. 7 по мере готовности.на выходы 20 и принимаемые как исходные данные А,В для базовых операций следующей итерации вычислительными блоками 3.0" .

3.7 согласно rpaAy алгоритма БПФ и заданной конфигурации расположения шин и блоков.

1О Таким образом

Е1 esl

Во Со 1 Ао

Ве" = De Aeм а

Ве = Се. Ае э t

Ве" = D А у ° В Ф

1S a e"" = C ; А ."

В " = D А

В " = С; А"

В = D ° A "

1 9 ч!

257662

20

S ет операнды иэ узла регистров на третий вход нторого коммутатора 11.

В нуленом и первом такте четвертый о узел 8 регистров выдает операнд А„ который умножается н умножителе 13 о на коэффициент %» и н конце первого о о такта произведение А„ W » записыва-ется в регистр 15. Во втором и третьем такте умножитель 13 произо о нодит.умножение А» на W„. В это время во втором такте узел 7 регисто рон выдает В и сумматор 16 произ» о о водит действие К, — "В„+ А„W»,результат которого К! записывается но втором узле 6 регистров. В третьем такте сумматор 16 производит дейо о о стние К»= В» — А„° W», результат которого К2 записйвается в узел 6 о о регистров, а произведение А» W» в регистр 15 ° В четвертом и пятом такте умножитель 13 выполняет произо о ведение А, И .В зти же такты сумматор 16 производит действия К, В + А„W и К = В,— А„W,, рео о о о о

I зультаты которых записываются н узел 25

6 регистров. В шестом и седьмом .так-. тах умнояитель 13 выполняет произо о ведение А, W» н эти же такты суммао тор 16 производит действия С = К,— о о о о о

А W„D» = К + A> W, и результа З0 о ты Со и П„ через выход 20, (!!! 20) и входы 18,19 (t3 18, Ш 19) записываются в пятые 9 и первые 5 узлы регистров других вычислительных блоо кон, причем С» записывается в бло- 35 о ки с четными номерами, а Р» — с нечетными. В восьмом и девятом тактах первый узел 5 регистров выдает

I операнд A», »умножитель 13 произ1 1 водит действие А» Ио, а сумматор о о о

16 производит действия С, = К + А, W» о о о о и D, К вЂ” А, W „и результаты С, о и D передаются н другие вычислитель1 ные блоки соответственно с четными и нечетными номерами. В десятом и 4S одиннадцатом тактах узел 5 регист1 ров выдает число А, которое умножается в умножителе 13 на коэффици1 ент Ч,, сумматор 16 производит действия К, = В + А„ ° Ч„и К = В„ — А » 50

«W». Остальные такты повторяются с периодом восемь тактов.

При выполнении алгоритма циклической свертки с периодом, равным шести, процессор. для циФровой обработки сигналов вычисляет шесть сумм парных произведений

»

Y = х a(p+P) . 11оо 6 . <=о

На первый и второй синхронходы 45, 46 блока 4 управления поступают синхросигналы с частотой дискрети— эации f входного сигнала х .ПосР ле прихода сигнала начальной установки на вход 44 н соответствии с кодом 01 на входах 42, 43 начинает работать программа вычисления цик— лической свертки. По 2 N командам начального участка программы н регистр 23 сднига записываются нсе единицы, а н регистр 24 записывается кол и nь,. ° .,по 010!0001. При выполнении программ свертки второй коммутатор 11 всегда пропускает операнды по третьему входу с выхода третьего коммутатора, так что при выполнении программы циклической свертки третий коммутатор 12 вычислительных блоков 3.0, 3.4. 3.6 пропускает операнды с выхода первого узла 5 регистров, а коммутатор 12 блоков 3.1 2.2, 3 ° 7 .пропускает операнды с выхода пятого узла 9 регистров, которые поступают на второй вход сумматора-нычитателя 16, а исходные данные х» записываются и четнертый

8 узел регистров н каждом такте.

Если считать, что сумматор-вычитатель 16 выполняет пропуск операнда по второму входу (с вьгкода второго коммутатора 11), то операнд, записанный в узле 5 регистров блока 3.0, за шесть тактов проходит по циклическому маршруту через блоки 3.1, 3.3, 3,7, 3.6, 3.4 и возвращается в узел

5 регистров блока 3.0..Меняя соответствующим образом содержание регистра ?4 сдвига и узла 14 постоян— ной памяти, можно получать циклические маршруты любой длины, а также циклическую свертку с любым операндом, меньшим или равным !! .

Рассмотрим процесс вычисления циклической свертки, начиная с нулевог o такта.

Все вычислительные блоки при этом работают по одинаковой программе. В нулевом такте в третий узел 7 регистров вычислительного блока 3. 1 записывается нуль. В первом такте операнд хо и блока записывается в четнертый узел 8 регистров каждого вычислительного блока 3, поскольку все разряды 39.

1257662 8

15 и 40.1 регистра 23 находятся в единичном состоянии. Во втором такте х записывается в узел 8 регистров

1 блока 3.», из которого х поступает на вход умножителя 13, где происхо"дит умножение на коэффициент а„ 1 в блоках 3.0-3.7 соответственно на. а ° а аб ах а» ат» а4 а») причем все операции в блоках 3.2 и 3.5 не существенны, так как не участвуют в получении результатов и произведение х ° а „ записывается в регистр 15. В третьем такте х записывается в узел 8 регистров блока 3.i, х, в умножителе )3 умножается на а» и х, а„, записывается в регистр 15, хс, а» из регистра 15 складывается на сумматоре-вычитателе 16 с нулем, выдаваемым узлом 7 регистров и х ° а„ через выход 20 (Ш20) поступает на входы 18 или

19 (Ш18,Ш19) других вычислительных блоков и записывается в первый 5 и пятый 9 узлы регистров этих блоков, одновременно хо а»»,,1 записывается в узлы регистров 5,9 вычислительного блока З.i.В четвертом такте хз пос. тупает в узел 8 регистров блока З.i, умножитель 13 получает произведение х g a„, которое записыI вается в регистр 15, который выдает операнд х, ° а „ на первый вход сумматора-вичитателя 16, на второй вход которого поступает операнд хо а»„,1 из первого 5 или пятого 9 узлов регистров в зависимости от состояния выхода 41.» регистра 24, эти операнды складываются и сумма хо alÄ.,)+ х; aÄ = Q „пересилается в узлы 5,9 других вычислительных блоков, а в узлы 5,9 блока 3.» записывается операнд » <„,1, полученный в том вычислительном блоке, кото рый входные операнды х умножает на коэффициент а„, . Аналогично в пятом такте в блоке З.i принимается операнд х4, вычисляется произведение х> а„, на сумматоре-вычитателе 16 . получается сумма х„а„ + х; ° а „, +

+ x< a „=, ., » a операнд K.<«,) принимается в узлы 5 или 9. В шестом такте принимается операнд х в узел

8, получается произведение х4 а„, на выходе сумматора-вычитателя 16 получается сумма „, + х а„

В .узлы 5 или 9 записывается » „»1„,1!

В седьмом такте нуль записывается в узел 7, получаются произведение

3S

55 х < . .а „и сумма i .«,1+ х „а„= ч,л и в узлы регистров 5 нли 9 принимается операнд 4 „,1 . И наконец, в восьмом такте с выхода сумматора-вычитателя 16 .вьщается в шину 20

I вычислительного блока 3. (i

= О,!,3,4,6, 7) результат Е4 „,1 +

+ х а „= . х; à (k-j+5) тттод 6, а в узел 8 регистров записывается

t операнд хо для новой реализации циклической свертки. Далее вычисления повторяются с периодом семь тактов.

При выполнении алгоритма линейной свертки входного сигнала с импульсной характеристикой длиной восемь процессор для цифровой обработки сигналов выполняют результаты по формуле

Y = K а х (p+i)

P;0 i

На первый и второй синхровходы 45, 46 блока 4 управления поступают сигналы с частотой дискретизации входного сигнала х . После прихода сигС нала начальной установки на вход 44 в соответствии с кодом )0 на входах

42,43 начинает работать программа линейной свертки. Как и при вычислении циклической свертки в регистр 23 сдвига записываются единицы, а в ре-. гистр 24 записывается код и,; и

n = 01011000, третий коммутатор

12 вычислительных блоков 3.1, 3.2, 3.5, 3.7 пропускает операнды с выхода пятого узла 9 регистров, а блоков 3.3, 3.4, 3.6 — с выхода первого узла 5 регистров. На третьем управ- ляющем входе 37 второго коммутато ра 11 в течение выполнения программы линейной свертки стоит сигнал, по которому коммутатор 11 выдает нуль на второй вход сумматора-вычитателя 16. Таким образом, вычислительные блоки 3.0, 3.1. 3.2, 3.3, 3.5, 3.7, 3.6, 3.4 оказываются соединенными в цепочку.

Рассмотрим вычисление линейной свертки, начиная с нулевого такта.

Все вычисленные блоки работают но одинаковому алгоритму. В нулевом такте операнд х из блока 1 записывается в четвертый узел 8 регистров каждого вычислительного блока 3 °

В первом такте х записывается в узел 8 регистров, х, из которого поступает на вход умножителя )3, где умножается на коэффициент a „ ) в блоках 3.0-3.7 соответственно на!

257662 !о

20

35

55 ае. а,, ать а4% а7Ф a„a6, as)

Во втором такте х записывается в узел 8 регистров, х, умножается на и х1 а „ записывается в регистр Ъ

15, а хо а д в блоке 3. О, пройдя сумматор"вычитатель 16, пересылается в узел 9 регистров блока 3.!. В третьем такте в блоке 3.! х, поступает в узел 8 регистров, х умножается иа а„ и х а „, записывается в регистр !5, причем х, ° а, иэ блока 3.0 пересылается в узел 9 регистров блока 3.1, в котором xp ao на сумматоре !6 складывается с х, а, и сумма х ар+ xq+ а ь! пересылается в узел 9 блока 3.2. В четвертом такте х поступает в узел 8 регистров вычислительного блока 3.1, произведение х а „ записывается в регистр 15, х ао нэ блока 3.0 пересылается в узел 9 блока .3.1, сумма х! a + х а, =Х ...полученная в этом блоке пересылается

s узел 9 блока 3.2, а сумка х а, +

+x, а, +х,а 2:,,+х,.а, полученная s этом блоке пересылается в узел 9 блока 3.5. Дальше вычнсленйя продолжаются аналогично, причем в седьмом такте на выходе его вычислительного блока 3.4 оказывается первый результат

+ х a . х а о в узел 5 этого блока записывает.ся сумма Г 6,, в узел 5 блока 3 у6су1жа с . 7 ° в узел 9 блока 3. 7 сумма;,, в узел 5 блока 3.3— сумма,, в узел 9 блока 3.5— . сумма й:.,. . в узел 9 блока 3.1 операнд х 1 а, в узел 8 всех блоков записывается новый отсчет х> а произведение х> .а„ записывается в регистр 15, где „= 2 a; x(i-n+m)

В каждом следующем такте на выходе

20 вычислительного блока 3.4 полу чаются результаты Y(p) свертки входной последовательности отсчетов х с заданной импульсной характеристикой..Формула изобретения

1. Процессор для.цифровой обра. ботки .сигналов, содержащий аналогоцнфровой преобразователь, вход которого является информационным входом процессора, блок управления, я вы:чиСлительньпс блоков, причем !< -й (i 0 N-1) вычислительный блок сод ржит перныи второи третин четвертый и пятый узлы регистров, первый и второй коммутаторы, умножитель, узел постоянной памяти, регистр и сумматор-вычитатель, первых вход которого подключен к выходу регистра, информационный вход которого подключен к выходу умножителя, первый вход которого подключен к выходу первого коммутатора, первый информационный вход которого подключен к выходу первого узла регистров, второй вход умножителя подключен к выходу узла постоянной памяти, второй вход сумматоравычитателя подключен к выходу второго коммутатора, первый информационный вход которого подключен к выходу второго узла регистров, информационный вход которого подключен к выходу сумматора-вычитателя, второй информационный вход второго коммутатора подключен к выходу третьего узла регистров, второй информационный вход первого коммутатора подключен к выходу четвертого узла регистров, выход сумматора-вычитателя k -ro (k=o,N/2-1) вычислитель- . ного блока подключен к информационным входам пятых узлов регистров 2

k -ro и (2k+1)-го вычислительных блоков, а выход сумматора-вычитателя, Г -го (f - "N/2,N-1) вычислительного блока подкл1очен к информационным входам первых узлов регистров (21-М/2)-ro и (21-И/2+1)-го вычислительных блоков, а информационные входы третьего и четвертого узлов регистров 1 -ro вычислительного блока подключены к выходу аналогоцифрового преобразователя, лри этом первый выход блока управления подкгпочен к управляющему входу суммато".

1 ра-вычитателя 1 -го вычислительного бло1 аа вход разрешения записи второго узла регистров которого подключен к второму выходу блока управления, третий выход которого подключен к первому управляющему входу второго коммутатора . -ro вычислительного блока, управляющий вход первого коммутатора и второй управляющий вход вто рого коммутатора которого подключены к четвертому выходу блока управления, пятый выход которого подключен к адресному входу второго узла регистров

s -го вычислительного блока, адресный вход узла постоянной памяти которого

1257

11 подключен к шестому выходу блока управления, седьмой выход которого подключен к входам синхронизации первого и пятого узлов регистров i-.ro,. вычислительного блока, первый и второй разряды управЛяющих входов третьего и четвертого узлов регистров которого подключены соответственно к восьмому и девятому выходам блока управления, k -й выход первой и 0 -й 10 выход второй группы которого подключены к входам разрешения записи соответственно третьего узла регистров k -го вычислительного блока и четвертого узла регистров

1:-го вычислительного блока,о т л и— ч а ю шийся тем, что, с целью расширения функциональных воэможностей за счет вычисления линейной и циклической свертки, в нем в з -й 20 вычислительный блок введен третий коммутатор, первый и второй информационный входы которого подключены к выходам соответственно первого и пятого узлов регистров, третий 25 информационный вход второго коммутатора подключен к выходу третьего коммутатора, входы разрешения записи первого и пятого узлов регистров со ответственно 2k-го и (2k+1)-го ны- З0 числительных блоков подключены соответственно к десятому и одиннадцатому ньгходам блока управления, двенадцатый выход которого.подключен к третьему управляющему входу второго коммутатора нулевого вычис. лительного блока, входы третьих разрядов управляющих входов третьего и четвертого узлов регистров которого подключены к тринадцатому выхоДу блока управления, i -й выход третьей группы которого подключен к управляющему входу третьего коммутатора 1 -ro вичислительного блока., входы первого и нторого разрядов управлякщего входа узла постоянной памяти i --ro вычислительного блока являются соответственно пер

662

12 вым и вторым входами задания режима процессора.

2. Процессор по.п,l, о т л и— ч а ю шийся тем, что блок управления содержит узел памяти программ, триггер, первый и второй регистры сдвига и счетчик адреса, информационный выход которого подключен к адресному входу узла памяти программ, выходы которого с первого по двенадцатый являются соответственно выходами с первого по двенадцатый блоки управления, тринадцатый выход узла памяти программ подключен к входу последовательного ввода информации первого регистра сдвига, выходы К мпадших и N старших разрядов которого являются выходами соответственно первой и второй групп блока управления, четырнадцатый и пятнадцатый выходы программ подключены соответственно к нходу последовательного ввода информации и входу синхронизации второго регистра сдвига, выходы N разрядов которого являются выходами третьей группы блока управления, шестнадцатый выход узла памяти программ подключен к первому информационному входу счетчика адреса, второй информационный вход которого подключен к выходу последовательного вывода информации первого регистра сдвига, вход синхронизации которого подключен к выходу триггера, выход которого является тринадцатым выходом блока, счетный вход триггера является пер-: вым входом синхронизации блока, вторым входом синхронизации которого является счетный нход счетчика адреса, установочный вход которого объединен с установочным входом триггера и является входом начальной установки блока, первым и вторым входами задания режимов которого являются соответственно входы первого и второго разрядов узла памяти программ.

1257662

1257662 х х

Хт

Му 2

Afar 3

Х pr х

gtt х, Ха х,

XT

xÄ

1257662

Ь Ур Уз

У

Фие. б

Составитель A. .Баранов

Редактор Н.Явыдкая Техред Л.Сердюкова Корректор С.Черни

Заказ 4958/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раутская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул. Проектная, 4