Устройство сопряжения процессоров в многопроцессорной вычислительной системе с изменяемой конфигурацией

Устройство сопряжения процессоров в многопроцессорной вычислительной системе с изменяемой конфигурацией

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к многопрогпяммным, многопроцессорным системам, работающих в реальном масштабе времени. Цель изобретения - повьшение надежности и живучести системы за счет исключения ситуации, при которой система перестает реагировать на поступление заявок на обслуживание при отказах процессоровкандидатов на прерывание. В устройство сопряжения процессоров введены дополнительно таймеры, регистр заявок на прерывание, регистр неисправностей , счетчик необслуженных заявок, первая и вторая группы элементов И, элемент ИЛИ. Если заявка на выполнение программы не была обслужена за допустимое время, она считается необслуженной. Счетчик необслуженных заявок производит накопление количества необслуженных заявок и при превышении порогового уровня (допустимого количества необслуж,енных заявок) вырабатывает сигнал неисправность процессора,ко- Topbtff поступает как заявка высшего приоритета в другие устройства сопряжения процессов на регистры неисправностей. Процессоры через регистры конфигурации процессоров и регистры конфигурации устройств памяти производят конфигурацию вычислительной системы для данной ситуации . Это позволяет при отказе любого процессора-кандидата на прерьтание автоматически производить реконфигурацию систеь ы через устройства сопряжения процессоров за время, не превьпаающее допустимое для обслуживания каналов (объектов) управления в реальном масштабе времени, и тем самым исключить неисправный процессор из Процедуры выбора процессоракандидата на прерывание. 2 ил с (Л ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБ ЛИК (5D4.G 06 F 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ / "

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3828449/24-24 (22) 26.09.84 (46) 23.09,86. Бюл. У 35 (72) В.К.Бондаренко, B.A.Íèõoëüöeâ и В.В.Приходько (53) 681. 325(088.8) (56) Авторское свидетельство СССР

Р 551648, кл. G 06 F 15/16, 1974.

Авторское свидетельство СССР

Ф 525953, кл. Й 06 F 15/16, 1974, (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРОВ В МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЪНОЙ СИСТЕМЕ С ИЗМЕНЯЕМОЙ КОНФИГУРАПИЕЙ (57) Изобретение относится к вычислительной технике, в частности к многопрогпаммным, многопроцессорным системам, работавших в реальном масштабе времени. Цель изобретения повышение надежности и живучести системы эа счет исключения ситуации, при которой система перестает реагировать на поступление заявок на обслуживание при отказах процессоровкандидатов на прерывание, В устройство сопряжения процессоров введены дополнительно таймеры, регистр заявок на прерывание, регистр неисправностей, счетчик необслуженных

„.SU 1259278 А 1 заявок, первая и вторая группы элементов И, элемент ИЛИ. Если заявка на выполнение программы не была обслужена за допустимое время, она считается необслуженной. Счетчик необслуженных заявок производит накопление количества необслуженных заявок и при превышении порогового уровня (допустимого количества необслуженных заявок) вырабатывает сигнал "неисправность процессора",который поступает как заявка высшего приоритета в другие устройства сопряжения процессов на регистры неисправностей. Процессоры через регистры конфигурации процессоров и регистры конфигурации устройств памяти производят конфигурацию вычислительной системы для данной ситуации. Это позволяет при отказе любо-, го процессора-кандидата на прерывание автоматически производить реконфигурацию системы через устройства сопряжения процессоров за время, не превышающее допустимое для обслуживания каналов (объектов) управления в реальном масштабе времени, и тем самым исключить неисправный процессор иэ процедуры выбора процессоракандидата на прерывание. 2 ил„

5 управления.!

О

55

t 1

Изобретение относится к вычислительной технике и, в частности, к проектированию многопрограммных, многопроцессорных систем, работающих в реальном масштабе времени.

Цель изобретения — повышение надежности и живучести системы.

На фиг. 1 представлена блок-схема многопроцессорной вычислительной системы с изменяемой конфигурацией; на фиг. 2 — вариант исполнения устройства памяти.

Система содержит устройства 1 сопряжения процессоров, устройства 2 памяти и процессоры 3. Устройство 1 сопряжения процессоров содержит регистр 4 конфигурации процессора, регистр 5 позиционного номера процес- . сора, регистр 6 текущего приоритета, регистр 7 заполнения программных очередей, узел 8 выбора старшего приоритета, блок 9 сопряжения с устройствами памяти и блок 10 разрешения прерывания процессора. Клок 9 сопряжения с устройствами памяти содержит группу 11 элементов И, группу схем 12 сравнения и элемент

ИЛИ 13. Блок 10 разрешения прерывания процессора содержит группы 14 и 15 элементов И, узел 16 выбора младшего приоритета, узел 17 выбора младшего номера, схемы 18 и 19 сравнения и элемент ИЛИ 20.

Кроме того, устройство 1 содержит блок 21 синхронизации программ, содержащий таймеры ?2, регистр 23 заявок на прерывание, регистр 24 неисправностей, счетчик 25 необслуженных заявок, первую и вторую группы 26 и

27 элементов И, элемент ИЛИ 28, элемент И 29, а также шину 30 разрешения прерывания, шину 31 прерывания, шину 32 вектора прерывания и шину 33 установки разрядов регистра заявок и регистра неисправностей в исходное состояние.

Блок 21 синхронизации программ содержит таймеры 22 по числу обслуживаемых каналов управлений. Каждому каналу управления соответствует частота определяющая допустимый период обслуживания данного канала в реальном времени Т ;, где i=1 n à и число каналов управления. В качестве таймеров преимущественно используются счетчики с фиксированным или. переменным коэффициентом счета, например, ИМС К155ИЕ7, при этом опор259278 2 иой частотой для блоков синхронизации программ являются сигналы службы единого времени, например, с кварцевого генератора блока синхгонизации всей системы (комплекса) Счетчик 25 необслуженных заявок содержит счетчик с фиксированным или переменным коэффициентом счета, определяющим пороговое условие — допустимое количество накопленных сигналов, в данном случае число необслуженных заявок. Устройство 2 памяти содержит узлы такие же, как и запоминающий блок 34, блок 35 управления выборкой, регистр 36 конфигурации и блок 37 сопряжения с процессорами. Кроме того, многопроцессорная вычислительная система (фиг. 1) содержит шину 38 привилегированного режима, информационную шину 39 процессора, информационную.спину 40 устройства памяти, шину 41 неисправности процессора и шину 42 отключения неисправного процессора.

Блок 37 сопряжения с процессорами (фиг. 2) содержит регистр 3 позиционного номера устройства 2 памяти, регистр 44 логического номера устройства памяти, первый и второй приоритетные коммутаторы 45 и 46, блок 47 системных операций, схемы

48 и 49 сравнения, группы 50 и 51 элементов И и группу 52 элементов

НЕ. Каждое устройство сопряжения процессора имеет регистр 5 позиционного номера процессора, который устанавливается постоянным для данной вычислительной системы. Все процессоры имеют различные позиционные номера. Конфигурация многопроцессорной вычислительной системы определяется содержимым регистра 4 конфигурации процессора и регистра 36 конфигурации устройства памяти. Если все разряды этих регистров установлены в положение "1", то система образует единый комплекс, в состав которого входят все процессоры

50. 3 и все устройства -2 памяти.

Связь в системе между процессорами и устройствами памяти для обмена . информацией осуществляется следующим образом.

Процессор 3 возбуждает на информационных шинах 39 адрес ячейки памяти, к которой производится обращение, и информацию, которую необхо1259278 4

25

45

Регистр 36 конфигурации памяти служит для отключения от устройства

2 памяти процессоров. Установка регистра 36 .конфигурации памяти производится процессором 3. При этом последний вырабатывает сигнал на шине 38 привилегированного режима.

Блок 37 сопряжения с процессором

55 димо записать по указанному адресу в случае операции записи, а также позиционный номер из регистра 5 позиционного номера процессора. При этом на шине 38 привилегированного режима сигнал отсутствует. Блок 37 сопряжения с процессором в зависимости от того, сколько процессоров обращается к устройству 2 памяти, коммутирует на свой выход либо информацию одного процессора, либо информацию по позиционному номеру приоритета процессора, Блок 35 управления выборкои производит обращение к запоминающему блоку 34 по принятому адресу и коммутирует на информационные шины 40 устройства памяти позиционный номер процессора и выхода блока 37 сопряжения с процессором. Сигналы с информационных шин 40 устройства памяти проходят через группу 11 элементов И устройства 1 сопряжения процессоров и поступают на входы схем 12 сравнения, где сравниваются с содержимым регистра 5 позиционного номера процессора. Совпадение номеров означает, что устройство 2 памяти приняло запрос на обращение от данного процессора и приступило к выполнению операции, заданной процессором. При этом в случае операдии записи, схема 12 сравнения через элемент ИЛИ 13 выдает сигнал в процессор 3, фиксирующий окончание сеанса связи процессора с устройством 2 памяти. При выполнении операции чтения устройство 2 памяти возбуждает иа информационных шинах 40 устройства 2 памяти кроме позиционного номера процессора также прочитанную информацию из указанной ячейки запоминающего блока 34. Схема .сравнения через элемент ИЛИ 13 коммутирует информацию с информационных шин 40 устройства 2 памяти в процессор 3, который по одной из информационных шин 39 сигнализирует устройству 2 памяти об окончании сигнала связи сравнивает позиционный номер устройства 2 памяти со старшими разрядами адреса и там, где эти номера совпадают, передает информацию на вход блока 36, в случае обращения нескольких процессоров блок 37 со-. пряжения с процессором коммутирует на свой выход информацию с одного из входов по позиционному приоритету.

В варианте исполнения устройства

2 памяти, представленном на фиг, 2, работа происходит следующим образом.

Каждое устройство памяти имеет регистр 43 позиционного номера устройства памяти, который в каждом устройстве 2 памяти устанавливается постоянным для данной вычислительной системы. Все устройства 2 памяти имеют различные позиционные номера. Каждое устройство 2 памяти имеет регистр 44 логического номера устройства памяти, содержимое которого определяет, к какому устройству 2 памяти адресовано обращение процессора. При считывании (записи) сигнал на шине 38 привилегированного режима отсутствует, и выходы группы

52 элементов НЕ устройств 2 памяти имеют значение "1". Сигналы с информационных шин 39 проходят при этом через группу 51 элементов И всех устройств памяти и попадают на входы схем 49 сравнения, которые сравнивают старшие разряды адреса с содержимым регистра 44 логического номера памяти и, в случае совпадения, коммутируют входную информацию на вход второго приоритетного коммутатора 46. Второй приоритетный коммутатор 46 в случае одновременного обращения к одному устройству

2 памяти нескольких процессоров выбирает и коммутирует на свой выход информацию с .одного из входов по позиционному приоритету, Позиционный номер процессора из соответствующих разрядов выдается с выхода второго приоритетного коммутатора 46.

Установка регистра 36 конфигурации памяти производится следующим образом.

Процессор вырабатывает сигнал на шине 38 привилегированного режима, и в устройствах 2 памяти открываются соответствующие группы 50 элементов И, а группы 52 элементов

НЕ закрывают группу 51 элементов И.

1259278

15

5

Позиционный номер в регистре 43 позиционного номера сравнивается со старшими разрядами адреса, которые через группу 50 элементов И поступают на вход схем 48 сравнения. В том устройстве 2 памяти, где эти номера совпадают, схема 48 сравнения передает информацию на вход приоритетного коммутатора 45, который, в случае одновременного обращения нескольких процессоров, выбирает и коммутирует на свой выход информацию с одного из входов по позиционному приоритету. Блок 47 системных операций в соответствии с принятой информацией управляет установкой регистра 36 конфигурации памяти и регистра 44 логического номера устройства памяти °

11ногопрограммная работа в данной многопроцессорной системе организуется следующим образом.

Предполагается, что система выполняет и программ по обслуживанию в реальном времени, соответствующих и каналам (объектам) управления, Операционная система на каждом этапе логико-временной диаграммы работы назначает.к выполнению системой соответствующий набор программ формирует код набора программ и записывает его в фиксированную ячейку памяти. Каждому разряду ячейки соответствует одна из и программ. Еди. ница в разряде — условие включения данной программы в набор> т,е. признак ее установки в очередь программ, нуль в разряде — признак отсутствия данной программы в наборе, Код набора программ переписывается из ячейки запоминающего устройства в .регистр 7 заполнения программных очередей:процессоров и поступает в аппаратуру формирования и реализации очереди заявок на выполнение программ. Регистр 23 заявок формирует очередь заявок для данного процессора, и если в очередь поступает заявка на выполнение программы более высокого приоритета, чем текущий приоритет выполняемой процессором программы, и блок 10 разрешения прерывания процессора формирует сигнал разрешения прерывания процессора,то аппаратура процессора производит прерывание текущей программы, ставит ее в очерець и приступает к выполнению более приоритетной программы, 25

Ь

Если заявка на выполнение программы не была обслужена за допустимое время, то заявка считается необслуженной. Счетчик 25 необслуженных заявок производит накопление необслуженных заявок и при превышении порогового условия (допустимого количества необслуженных заявок) вырабатывает сигнал "Неиспьавность процессора", который поступает как заявка высшего приоритета в другие процессоры на регистр 24 неисправностей, и процессоры через регистры 4 конфигурации процессоров и регистры 36 конфигурации устройств памяти производят реконфигурацию вычислительной системы для данной ситуации. Аппаратура при этом рабо- тает следующим образом.

Процессор 3 выбирает из устройства 2 памяти в регистр 7 заполнения программных очередей содержимое фиксированной ячейки, хранящей код набора программы. Информация из регистра 7 через первую группу 26 элементов И поступает в регистр 23 заявок на прерывание, при этом м омент поступления на соответствующий разряд регистра 23 заявок синхронизируется сигналами с соответствующего таймера 22 блока 21 синхронизации программ. При поступлении заявки в регистр 23 узел 8 выбора старшего приоритета производит сравнение приоритета поступившей заявки с приоритетами ранее поступивших и еще не обслуженных заявок, Если приоритет поступившей заявки ниже находящихся в системе, то заявка запоминается в регистре 23 заявок на прерывание и

1 и ставится в очередь. Если приоритет поСтупившей заявки выше находящихся в си теме, то узел 8 выбо" ра старшего номера вырабатывает сигнал прерывания, который через элемейт И 29 и шину 31 прерывания поступает в процессор 3, если блок 10 разрешения прерывания выработал сигнал на шине 30 разрешения прерывания.

Формирование сигнала разрешения прерывания на шине 30 разрешения, прерывания в рассматриваемой многопроцессорной вычислительной системе производится следующим образом, При выполнении текущей программы процессор 3 заносит ее приоритет в

259278

7 1 регистр 6 текущего приоритета. Информация из регистра текущего приоритета каждого процессора поступает через группу 15 элементов:"И на узел

16 выбора младшего приоритета других процессоров. В каждом процессоре узел 16 выбора младшего приоритета осуществляет сравнение текущих приоритетов других процессоров и коммутирует на свой выход код младшего иэ сравниваемых текущих приоритетов.

При равенстве кодов текущих приоритетов на входах узла 16 выбора на ее выход коммутируется код сравниваемых текущих приоритетов. Код с выхода уз ла 16 выбора поступает на вход схемы 19 сравнения (приоритетов) для сравнения с содержимым регистра 6 текущего приоритета данного процессора. Если содержимое этого регистра текущего приоритета данного процессора меньше кода, вырабатываемого узлом 16 выбора младшего приоритета, то данный процессор выполняет задачу с самым низким приоритетом и стано-. . вится кандидатом на прерывание, При этом схема 19 сравнения вырабатывает на своем втором выходе .сигнал, который через элемент ИЛИ 20 поступает на выход блока 10 разрешения прерывания. Если содержимое регистра 6 текущего приоритета данного процессора больше кода, вырабатыва.емого узлом 16 выбора, то данный процессор не является кандидатом на прерывание, и первый и второй выходы схемы 19 сравнения равны нулю, 55

Если содержимое регистра 6 текущего приоритета равно коду младшего текущего приоритета, то это означает, что два или более процессоров выполняют программы одинакового приоритета. В этом случае процессоркандидат .йа прерывание выбирается по младшему позиционному номеру узлами 17 выбора младшего номера и схемами 18 сравнения, работающими аналогично узлам 16 выбора и схемам 19 сравнения соответственно.

При этом сигнал на втором выходе схемы 19 сравнения равен нулю, а на ее первом выходе вырабатывается сигнал, включающий третий узел 17 выбора, на вход которой через группу 14. элементов И поступает информация с выходов регистров 5 позиционных номеров других процессоров. Код млад-. шего позиционного номера с выхода

50 узла 17 выбора поступает на вход схемы 18 сравнения, где сравнивается с содержимым регистра 5 позиционного номера данного процессора.

Если содержимое регистра 5 позиционного номера процессора меньше кода младшего позиционного номера, то схема 18 сравнения вырабатывает сигнал, который через элемент HJIH 20 поступает на выход блока 10 разрешения прерывания.

Регистр 6 текущего приоритета содержит 1+и разрядов, где первый (старший) разряд соответствует сигналу неисправности данного процессора и устанавливается в единичное состояние, если на шине 32 отключения неисправного процессора выработался сигнал, остальные и разрядов соответствуют выполняемым программам, т.е. в текущий момент только один иэ разрядов может быть установлен в состояние "1", причем на мер разряда определяет номер текущего приоритета. Если иа шине 32 выработался сигнал, то все и разрядов регистра 6 данного процессора устанавливаются в нулевое состояние.

При этом на схему 19 сравнения поступают 1+и разрядов регистра 6, а на вторые входы групп 15 элементбв

И других процессоров поступают и разрядов из регистра 6 текущего при- оритета данного процессора.

Процессор 3 при поступлении сигнала "Прерывание" по шине 31 прерывает выполнение данным процессором 3 текущей программы и переходит к выполнению программ операционной системы. При этом процессор 3-списывает из блока 8 выбора старшего номера через шину 32 вектора прерывания код прерываемой программы и записывает его в фиксированную ячейку, сравнивает код прерываемой программы с кодом набора программ, выполняемых в данный момент другими процессорами системы. Если данная программа уже выполняется одним иэ процессоров, то операционный блок через шину 33 устанавливает в регистр 23 заявок соответствующий данной программе pasряд в исходное состояние и списывает эту программу из очереди программ к данному процессору.

Если данная программа не выполняется ни одним из процессоров системы, то операционный блок по

l0

1259278 ходу программы переходит к выполнению прерываемой программы.

Do окончании выполнения программы процессор 3 через шину 33 устанавливает в регистр. 23 заявок соответствующий данной программе разряд в исходное состояние, при этом все остальные разряды регистра 23 остают ся без изменения, т.е. данная програм ма изымается из очереди программ до.поступления следующей заявки на ее выполнение.

Если данная программа не выполнилась эа допустимое время, то очередной сигнал с соответствующего данной программе таймера 22 поступает через соответствующий элемент И первой группы 26 элементов И на второй вход соответствующего элемента

И второй группы 27 элементов И, на первый вход которого поступает в данный момент единичный сигнал с соответствующего данной программе разряда регистра 23 заявок, так как сигнал об окончании данной програм.мы не поступил. При этом с выхода соответствующего данной программе элемента И второй группы 27 элементов через элемент ИЛИ 28 на вход счетчика необслуженных заявок 25 поступает сигнал.

При превышении порога, т.е. допустимого количества необслуженынх . заявок, счетчик необслуженных заявок вырабатывает на первом выходе сигнал, который поступает в другие процессоры через шину 41 неисправности процессора,. а на втором выходе выра- батывает сигнал, который поступает на второй вход регистра 6 текущего приоритета через пину 42 отключения неисправного процессора.

При этом регистр Ь текущего приоритета устанавливается в состояние, соответствующее коду 100...0, и данный процессор через собственную схему 19 сравнения и узлы 16 выбора младшего приоритета других процессоров автоматически исключается из процедуры выбора процессора — кандидата на прерывание. Сигнал по шине 41 неисправности процессора поступает на соответствующий вход группы входов регистра 24 неисправностей других процессоров. Информация из регистра неисправностей поступает на соответствующий вход группы входов блока 8 выбора старшего номера как

55 равления в реальном масштабе времени и тем самым исключить неисправный процессор из процедуры выбора процессора — кандидата на прерывание. заявка более высокого приоритета; . чем любая заявка, поступившая из регистра 23.заявок, т.е; процессор (при наличии сигнала на шине 30 раз5 решения прерывания процессора)) прерывает выполнение текущей програм-. мы и переходит к выполнению программы реконфигурации системы при данной ситуации. По окончании программы реконфигурации процессор 3 выбирает из памяти код окончания данной программы и через шину 33 устанавливает его в регистр 24 неисправностей, при этом соответствующий данной программе разряд регистра 24 устанавливается в нулевое состояние, а все остальные разряды 24 и регистра

23 остаются без изменения, т,е. программа обслуживания заявки по сигналу "Неисправность другого процессора" списывается из очереди программ данного процессора.

Изменение конфигурации системы управляется регистрами 4 конфигурации процессоров и регистрами 36 конфигурации памяти. Установка регистра 4 конфигурации процессора производится процессором 3. Часть разрядов регистра 4 конфигурации процессора служит для отключения от процессоров устройства 2 памяти. Осуществляется это отключение с помо щью запирания группы ll элементов И.

35 Другая часть разрядов регистра 4 конфигурации процессора служит дпя исключения процессоров 3 из многопрограммной работы. При этом группа 14 элементов И служит для исключения

40 отключаемого процессора из процедуры сравнения позиционных номеров, группа 15 элементов И вЂ” для исключения из процедуры сравнения текущих приоритетов.

Применение предлагаемых-элементов и связей, реализующих процедуру формирования очередей заявок на выполнение программ в отдельных процессорах в реальном времени, позволяет при отказе любого процессора автоматически производить реконфигурацию системы через другие процессоры за время, не превышающее допустимое для обслуживания каналов (объектов) уп1259278

5

10 I5

Формула и з обретения

Устройство сопряжения процессоров в многопроцессорной вычислительной системе с изменяемой конфигурацией, содержащее регистры конфигурации системы, позиционного номера процессора, текущего приоритета задачи и заполнения программных оче. редей, блоки сопряжения с устройствами памяти и разрешения прерывания процессора, узел выбора старшего приоритета и элемент И, причем блок сопряжения с устройствами памяти содержит элемент ИЛИ, группу схем сравнения и группу ключей, а блок разрешения прерывания процессора содержит элемент ИЛИ, две схемы сравнения, узел выбора млад: mего номера, узел выбора младшего приоритета и две группы ключей, вход установки позиционного номера процессора устройства соединен с информационным входом регистра позиционного номера процессора, выход которого является выходом номера процессора в системе устройства и подключен к первым информационным входам схем сравнения блока сопряжения с устройствами памяти и к первому входу первой схемы сравнения блока разшерения прерывания процессора, вход установки текущего приоритета задачи устройства подключеи к информационному входу регистра текущего приоритета задачи устройства и соединен с первым информационным входом второй схемы сравнения блока разрешения прерывания процессора, вход установки конфигурации системы устройства подключен к информационному входу регистра конфигурации системы, первая группа выходов которого подключена к управляющим входам ключей блока сопряжения с устройствами памяти, вторая группа выходов регистра конфигурации системы подключена к управляющим входам ключей, первой и второй групп блока разрешения прерывания процессора, группа входов номера процессора в системе и группа входов текущего приоритета устройства подключена к информационным входам ключей первой и второй групп блока разрешения прерывания процессора соответственно, выходы которых . подключены к информационным входам узлов выбора младшего номера и вы20

55 бора младшего приоритета соответственно, а выходы этих узлов подключе= ны к вторым информационным входам первой и второй схем сравнения блока разрешения прерывания процессОра соответственно, выходы которых .подключены к первому и второму входам элемента ИЛИ блока разрешения прерывания процессора, группа информационных входов устройства соединена с информационными входами ключей блока сопряжения с устройствами памяти, выходы которых соединены с вторыми информационными входами соответствующих схем сравнения блока сопряжения с устройствами памяти, выходы которых подключены к входам элемента ИЛИ этого блока, à его выход является информационным выходом устройства, вход установки заполнения программных очередей устройства соединен с информационным входом регистра заполнения программных очередей, выход запроса прерывания устройства подключен к выходу элемента

И, первый вход которого соединен с выходом сопровождения узла выбора старшего приоритета, о т и и ч а ющ е е с я тем, что, с целью повыше-1 ния надежности и живучести системы, в устройство введены группа таймеров, регистры заявок на прерывание и неисправностей, счетчик необслуженных заявок, первая и вторая группы . элементов И и элемент ИЛИ, при этом выходы таймеров подключены к первым входам соответствующих элементов И

0 первой группы, вторые входы которых подключены к выходам соответствующих разрядов регистра заполнения программных очередей, выходы элементов

И первой группы подключены к информационным входам регистра заявок на прерывание и к первым входам соответствующих элементов И второй группы, выходы регистра заявок на прерывание подключены к вторым входам соответст. вуюших элементов И второй группы и к информационным входам узла выбора старшего приоритета, выход вектора прерывания которого является одноименным выходом устройства, выходы элементов И второй группы подключены к входам элемента ИЛИ, .выход: которого подключен к счетному входу счетчика необслуженных заявок, входы синхронизации регистров неисправностей и заявок на прерывание сое13 динены с входом синхронизации устройства, выход регистра неисправност тей подключен к информационным входам узла выбора старшего приоритета, выход блока разрешения прерывания процессора подключен к второму входу элемента И, первый выход счетчика необслуженных заявок подключен к

1259278

14 входу блокировки регистра текущего приоритета задачи, второй выход является выходом признака неисправ-. ности устройства, при этом входы признаков неисправностей устройства . соединены с информационными входами регистра неисправностей.

1259278

Составитель B.Ñû÷åâ редактор Н.Яцола Техред И,Попович Корректор А. Зимокосов

Закаэ 5123/47 Тирах 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)13035, Москва, Ж-35, Раушская наб., д. 4/5

Проиэводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4