Устройство для сопряжения центрального процессора с группой периферийных процессоров

Устройство для сопряжения центрального процессора с группой периферийных процессоров

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к процессу обмена информацией между процессорами , и может быть использовано для организации параллельной работы по каналам с повышенной помехозащищенностью нескольких процессоров. Основным назначением изобретения является повьппение надежности за счет обмена информацией с несколькими удаленными процессорами. Устройство содержит центральный процессор, группу периферийных процессоров, сдвиговый регистр, регистр, два блока памяти, два счетчика, два коммутатора, мультиплексор , триггер, синхронизатор, генератор импульсов. 1 ил. N9 О) О. ;о Од 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (II) А1 (5)) 4 G 06 F 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3869239/24-24 (22) 11.03.85 . (46) 30.09.86. Бюл. Ф 36 (72) Н.А.Голованов, И.А.Козловский, В.И.Ковнир, Д.Б.Куприн и А.Н.Федулов (53) 681.325(088.8) (56) Авторское свидетельство СССР

82 1129599, кл. G 06 F 3/04, 1984.

Патент Японии В 58-57776, кл. G 06 F 5/06, 3/ОО, 3/16, 1984. (54) УСТРОЙСТВО ДЛЯ СОПРЯ)1ЯНИЯ ЦЕНТРАЛЬНОГО ПРОЦЕССОРА С ГРУППОЙ ПЕРИФЕРИЙНЫХ ПРОЦЕССОРОВ (57) Изобретение относится к вычислительной технике, в частности к процессу обмена информацией между процессорами, и может быть использовано для органиэации параллельной работы по кайалам с повышенной помехозащищенностью нескольких процессоров.

Основным назначением изобретения является повышение надежности эа счет обмена информацией с несколькими удаленными процессорами. Устройство содержит центральный процессор, группу периферийных процессоров, сдвиговый регистр, регистр, два блока памяти, два счетчика, два коммутатора, мультиплексор, триггер, синхронизатор, генератор импульсов. 1 ил.

1260968

Изобретение относится к вычислительной технике, в частности к процессу обмена информацией между ппоцессорами, и может быть использовано для организации параллельной рабо- 5 ть. по каналам с повышенной помехо25

Чтение информации осуществляется из блока памяти, незадействованного при записи, под управлением счетчика 7, работающего от синхронизатора 10 с фиксированной частотой. Таким образом, появляется возможность осуществлять передачу данных между процессорами с различным быстродействием устройства ввода-вывода.

Информация иэ блока памяти, подк.пюченного на чтение D-триггером 8, поочередно из каждой зоны памяти считывается в виде одиночных битов через мультиплексор 9 и коммутатор 11 на регистр 12, где хранится в течение времени, необходимого для загрузки процессоров 14 и 15. Иультипгек- 55 сор 9 и коммутатор 11 под управлением второго счетчика 7 составляют систему распределения данных между защищенностью нескольких процессоров.

Цель изобретения — повышение быстродействия.

На чертеже представлена структурная схема устройства.

Устройство содержит центральный процессор 1, сдвиговый регистр 2, первый счетчик 3, первый коммутгтор 4, первый 5 и второй 6 блоки памяти, второй счетчик 7, триггер 8, мультиплексор 9, синхронизатор 10, второй коммутатор 11, регистр 1?, генератор 13 импульсов и группу периферийных процессоров 14 и 15.

Предлагаемое устройство работает следующим образом.

Передаваемые данные от центрального процессора 1 поступают на сдвиговый регистр 2, с выхода которого в виде последовательного кода записы ваются в первый или второй блок .5 или 6 памяти в зависимости от состояния D-триггера Ъ, которое задается центральным процессором 1, причем информация раскладывается в памяти по зонам, закрепленным эа периферийными процессорами 14 и 15 с помощью первого счетчика 3. Такое построение схемы записи в память позволяет фор- 3g мировать последовательный код централизован для всех процессоров. процессорами из зоны памяти выбран— ной вторым счетчиком 7.

Применение предлагаемого устройства позволяет осуществлять одновременную передачу данных от центрального процессора к нескольким периферийным процессорам по езависимым каналам связи, обладающим повышенной помехозащищенностью за счет ведения передачи информации поСледовательным кодом, Формула изобретения

Устройство для сопряжения центрального процессора с группой перифери йных процессоров, содержащее два блока памяти, триггер, мультиплексор, генератор импульсов и синхронизатор, причем информационный вход триггера подключен к выходу выборных центрального процессора, выход генератора импульсов соединен с входом синхронизатора, первый выход которого соединен с синхровхо— дом триггера, единичный выход которого соединен с входом записи-считывания первого блока памяти, информационный выход которого соединен с первым информационным входом мультиплексора, второй информационный вход мультиплексора соединен с информационным выходом второго блока памяти, вход записи-считывания которого соединен с нулевым выходом триггера, тактовый вход мультиплексора соединен с вторым выходом синхронизатора, отличающее с я тем, что, с целью повышения быстродействия, в него введены сдвиговый регистр, два счетчика, регистр и два коммутатора, причем информационный вход сдвигового регистра подключен к информационному выходу центрального процессора, информационные входы первого и второго счетчиков подключены к первому и второму адресным выходам центрального процессора, группа информационных выходов регистра подключена к информационным входам периферийных процессоров группы, единичный и нулевой выходы триггера соединены с первым и вторым управляющими входами первого коммутатора соответственно, первый и второй информационные выходы которого соединены с адресными входами первого и второго блоков памяти соответственно, информационные входы которых соединены

1 2609б8

1 Составитель С. Пестмал

Редактор Л.Пчелинская Техред Л.Олейник Корректор И.Самборская

Заказ 5233/50 Тирал 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфйческое предприятие, r.ужгород, ул.Проектная, 4 с информационными выходами сдвигового регистра, группа информационных входов регистра соединена с группой информационных выходов второго коммутатора, информационный вход которого соединен с информационным выходом мультиплексора, управляющий вход которого соединен с управляющим входом второго коммутатора, выходом второго счетчика и первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом первого счетчика, третий и четвертый выходы синхронизатора соединены с тактовым входом второго коммутатора и синхровходом второго счетчика соответственно.