Устройство для контроля электрических параметров цифровых узлов

Устройство для контроля электрических параметров цифровых узлов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к конт рольно-измерительной технике и может быть использовано для контроля электрических параметров и диагностики неисправностей цифровых узлов. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения контроля и диагностики цифровых узлов на реальной тактовой частоте, в реальном масштабе времени и за счет проведения двухпорогового контроля уровней на любом из вьшодов контролируемого цифрового узла. Устройство содержит вычислитель, блок сопряжения, блок ввода-вывода, блок дешифраторов, блок измерителей, блок программируемых источников питания, блок диагностики, блок анализа, узлы согласования контроллер адреса, блок идентификации неисправностей, первый и второй цифроаналоговые преобразователи , блок регистров. Каждый узел согласования содержит коммутатор, злемент ИЛИ, счетный триггер, аналоговый ключ, компаратор, элемент И, регистр памяти теста, цифроаналоговый преобразователь, регистратор неисправности и блок уставок. Блок диагностики содержит регистр адреса выходов и мультиплексор. Блок анализа содержит сигнатурный сигнализатор , регистр сигнатуры неисправного контакта, регистр диагностических сигнатур, элемент сравнения. Введение в устройство контроллера адреса , блока идентификации неисправностей , двух цифро аналоговых преобразователей , блока регистров, блока . дешифраторов, а в каждый узел согласования регистратора неисправности с соответствующими внешними связями, позволило повысить скорость работы устройства при динамическом тестировании цифровых синхронных и асинх-г ронных схем в 20-30 раз, что обеспечило проверку данного класса схем на реальной тактовой частоте, а также позволило организовать допусковый параметрический контроль сигналов реакций объектов контроля, представляющих собой фиксированные аналоговые уровни сложной формы, оценку годности которых оказалось возможным производить параллельно по всем выходам объекта контроля по критерию Uon; Up;- Upn,- ,,где и допустимые нижний и верхний пределы контролируемого аналогового уровня по i-му контролирутемому выходу. Соединение информационных вькодов сигнатурного анализатора с информадионньм входом блока сопряжения, а также тактируемого входа сигнатурного анализатора со стробирующим выходом контроллера адреса, позволило организовать диагностику неисправностей цифровых (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (}9) (И) (g}) 4 0 06 Г 5/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCKOMV СВИДЕТЕЛЬСТВУ (21 ) 3794563/24-24 (22) 26.09.84 (46) 30.09.86. Бюл. Ф 36

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (72 ) }О.А. Безбородько, A À. Балыков

Г.П. Иинькин, Н.B. Посупонько и В.В. Старец (53) 681.326.7(088.8) (56) Авторское свидетельство СССР

У 660061, кл. G 06 F 15/46, 1977.

Авторское свидетельство СССР

Р 907556, кл. G 06 F 15/46, 1980...(54) УСТРОИСТВО ДЛЯ КОНТРОЛЯ ЗЛЕКТРИЧЕСКИХ ПАРАМЕТРОВ ЦИФРОВЫХ УЗЛОВ (57) Изобретение относится к конт.рольно-измерительной технике и может . быть использовано для контроля электрических параметров и диагностики неисправностей цифровых узлов. Цель изобретения — расширение функциональных возможностей устройства за счет обеспечения контроля и диагностики цифровых узлов на реальной тактовой частоте, в реальном масштабе времени и эа счет проведения двухпорогового контроля уровней на любом из выводов контролируемого цифрового узла. Устройство содержит вычислитель, блок сопряжения, блок ввода-вывода, блок дешифраторов, блок измерителей, блок программируемых источников питания, блок диагностики, блок анализа, узлы согласования, контроллер адреса, блок идентификации неисправностей, первый и второй цифроаналоговые преобразователи, блок регистров. Каждый узел согласования содержит коммутатор, элемент ИЛИ, счетный триггер, аналоговый ключ, компаратор, элемент И, регистр памяти теста, цифроаналоговый преобразователь, регистратор неисправности и блок уставок. Блок диагностики содержит регистр адреса выходов и мультиплексор. Блок анализа содержит сигнатурный сигнализатор, регистр сигнатуры неисправного контакта, регистр диагностических сигнатур, элемент сравнения. Введение в устройство контроллера адреса, блока идентификации неисправностей, двух цифроаналоговых преобразователей, блока регистров, блока дешифраторов, а в каждый узел согласования регистратора неисправности с соответствующими внешними связями, позволило повысить скорость работы устройства при динамическом тестировании цифровых синхронных и асинх-. ронных схем в 20-30 раз, что обеспечило проверку данного класса схем на реальной тактовой частоте, а также позволило организовать допусковый параметрический контроль сигналов реакций объектов контроля, представляющих собой фиксированные аналоговые уровни сложной формы, оценку годности которых оказалось возможным производить параллельно по всем выходам объекта контроля по критерию

2 2

1} „13 ; c Uoni „где U Ä; и Uan; допустимые нижний и верхний пределы контролируемого аналогового уровня по

1-му контролируемому выходу. Соединение информационкЪ}х выходов сигнатурного анализатора с информационным входом блока сопряжения, а также тактируемого входа сигнатурного анализатора со стробирующим выходом контроллера адреса, позволило организовать диагностику неисправностей цифровых!

260974!

О

35

45 синхронных и асинхронных схем на реальной тактовой частоте н диалоговом режиме работы с оператором с точной

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля элек трических параметров и диагностики неисправностей цифровых. узлов.

Цель изобретения — расширение функциональных возможностей устройства путем обеспечения контроля и диагностики цифровых узлов на реальной тактовой частоте в реальном масштабе времени и проведения двухпорогового контроля уровней на любом из выводов контролируемого цифрового узла.

На фиг. 1 приведена блок-схема устройства для контроля электрических параметров цифровых узлов; на фиг. 2 — схема контроллера адреса; на фиг. 3 — схема блока идентификации неисправностей; на фиг. 4— схема регистратора неисправности; на фиг. 5 — схема блока памяти теста; на фиг. 6 — схема блока регистров; на фиг. 7 — схема блока уставок; на фиг. 8 — схема сигнатурного анализатора; на фиг. 9 — схема блока дешифраторов; на фиг. llO — временная диаграмма работы контроллера адреса в режиме динамической проверки цифровых асинхронных и синхронных схем в. реальном масштабе времени.

Устройство содержит вычислитель

I, блок 2 сопряжения, блок 3 вводавывода, блок 4 дешифраторов, блок 5 измерителей, блок B программируемых источников питания, блок 7 диагнос.тики, блок 8 анализа, узлы 9.1-9.п согласования, контроллер 10 адреса, блок 11 идентификации неисправностей., первый 12 и второй 13 цифроаналоговые преобразователи (ЦАП), блок 14 регистров, пятый 15, четвертый 16, третий !7 выходы контроллера 10 адреса, четвертый вход 18, третий 19 и четвертый 20 выходы блока ll идентификации неисправностей, адресные 21 и информационные 22 выходы блока 2 локализацией места неисправности и идентификацией ее типа. 8 з.п. ф-лы, 10 ил. сопряжения, первый 23, второй 24, пятый 25, третий 26, седьмой 27, де сятый 28, одиннадцатый 29 и двенадцатый 30 выходы блока 4 дешифраторов.

Каждый узел 9.1-9.п согласования состоит из коммутатора 31, первого элемента ИЛИ 32, счетного триггера

33, аналогового ключа 34, компаратора 35, первого элемента И 36, блока

37 памяти теста, первого ЦАП 38, регистратора 39 неисправности и блока

40 уставок.

Блок 7 диагностики образуют регистр 4! адреса выходов и мультиплексор 42.

Блок 8 анализа имеет сигнатурный анализатор 43, регистр 44 сигнатуры неисправного контакта, регистр 45 диагностических сигнатур и элемент

46 сравнения.

Контроллер 10 адреса содержит второй 47, первый 48, четвертый 49 и третий 50 двоичные счетчики, первый генератор 51 импульсов, первый регистр 52 хранения, первый 53, второй 54, третий 55, четвертый 56, пятый 57 и шестой 58 триггеры, элементы

И 59.1-59.ê, третий 60, пятый 61 и четвертый 62 элементы И, четвертый

63, третий 64 и второй 65 элементы

ИЛИ и генератор бб одиночных импуль. сов.

Блок 11 идентификации неисправностей состоит из седьмого триггера

67, второго генератора 68 импульсов, пятого двоичного счетчика 69, первого позиционного дешифратора 70, шестого элемента ИЛИ 71 и пятых элементов ИЛИ 72.1-72.N.

Регистратор 39 неисправности образуют восьмой триггер 73, шестой

74, седьмой 75, восьмой 76 и девятый 77 элементы И.

Блок 37 памяти теста включает в себя матричный регистр 78 хранения и седьмой элемент ИЛИ 79.

1260974

20

Устройство в режиме функциональной динамической проверки цифровых асинхронных и синхронных схем на . 40 реальной тактовой частоте по методу

"Годен-не годен" работает следующим образом..

С помощью клавиатуры блока 3 ввода-,вывода оператор задает режим за -. 45 грузки исходной информации в оперативную память вычислителя 1, при этом программа проверки выбранного объекта 103 контроля, хранящаяся на внешнем носителе блока 3 ввода- 50 вывода, вводится в оперативную память вычислителя 1 через блок 2 сопряжения. После ввода исходной информации вычислитель 1 в соответствии с введенной программой начинает, 55 программирование блоков устройства, при этом с выходов 22 и 21 блока 2 сопряжения выдаются на входы блока.Блок 14 регистров состоит из третьего 80 и четвертого 81 регистров хранения °

Блок.40 уставок содержит второй регистр 82 хранения, девятый 83, 5 десятый 84, одиннадцатый 85 и двенадцатый 86 триггеры, одиннадцатый

87, двенадцатый 88, тринадцатый 89, четырнадцатый 90, пятнадцатый 91 и шестнадцатый 92 элементы И.

Сигнатурный анализатор 43 содержит

16-разрядный сдвиговый регистр 93 и сумматор 94 по модулю два.

Блок 4 дешифраторов содержит третий 95, четвертый 96, второй 97, пятый 98, шестой 99, седьмой 100, восьмой 101 и девятый 102 позиционные дешифраторы.

К входам-выходам устройства подключен объект 103 контроля.

Устройство работает в следующих режимах:

1. Функциональная динамическая проверка цифровых асинхронных и синхронных схем на реальной тактовой час- 25 тоте по методу "Годен-не годен".

2. Диагностика неисправностей цифровых асинхронных и синхронных схем на реальной тактовой частоте.

3. Функциональная статистическая З0 проверка по методу "Годен-не годен" и диагностика неисправностей цифроаналоговых схем.

4. Функциональная статическая проверка по методу "Годен-не годен" и диагностика неисправностей цифро35 аналоговых схем.

4 дешифраторов информационные, адресные и стробирующий сигналы. Блок

4 дешифраторов преобразует информационные сигналы (коды управления с разрядностью числовой магистрали вычислителя 1) по соответствующим адресам в сигналы управления, которые подготавливают блоки устройства к работе и управляют их работой при осуществлении операций контроля ° Последовательность команд управления в каждом режиме работы задается алгоритмом работы. Сначала осуществляется подготовка к работе блока 37 памяти теста и блока 40 уставок в выбранных для данной проверки узлах 9.i согласования, а также блока 14 регистров, блока 6 программируемых источников питания и контроллера 10 адреса.

Блок 37 памяти теста каждого узла 9.i согласования содержит. в своем составе матричный регистр 78 хранения, представляющий собой статистическое ОЗУ с произвольной выборкой, с организацией памяти l 2" бит, которые служат для хранения информации об испытательных тестовых последовательностях по одному из входов и выходов объекта 103 контроля. Информация в матричный регистр 78 хранения записывается в виде знакоперемен, т.е. в разряды памяти с адресами, соответствующими номерам тестовых наборов, на которых должно произойти изменение состояния, записываются единицы, остальные ячейки должны оставаться в нулевом соС тоянии. Запись тестовой информации ,в виде энакоперемен значительно со кращает количество команд управления при программировании блока 37 памяти теста. Программирование блока

37 памяти теста начинается с обнуления памяти. По команде "Сброс" все счетчики, регистры и триггеры устройства, кроме матричных регистров 78 хранения (в блоках 37.i памяти теста), регистров 80 и 81 хранения (блока 14 регистров) и регистров

82 хранения (блоков 40.i уставок) устанавливаются в исходные (нулевые) состояния. По одной из команд

"Уст.1.1"-"Уст.l.К" регистр 52 контроллера 10 адреса выбирает требует мую частоту импульсов запуска формирователя измерительных импульсов, собранного на счетчике 50 и элементах

И 60-62 и ИЛИ 65. Часто а импульсов!

260

3 запуска выбирается при подготовке программы контроля таким образом, чтобы измерительные импульсы имели частоту следования, близкую к реальной тактовой частоте работы объекта

103 контроля. По команде "Зап.О" триггер 55 (в контроллере 10 адреса) устанавливается в единичное состояние при этом на адресных входах !

1„ -4„, информационных входах D 1,,1!! входах запись V чтение Wс и.входах выбора <Е матричных регистров 78 хранения (блоков 37 памяти теста) всех узлов 9.i согласования присутствуют уровни "0", так как на выходах счетчика 49 адреса lр-),р, элемента ИЛИ 64 и триггера 58 (контроллера 10 адреса) присутствуют уровни 0 . Такое состояние входов . матричных регистров 78 хранения ре- 2!! гистров 37 .памяти теста соответствует режиму записи в них "0" по нулевому адресу. Для обнуления матричных регистров 78 хранения на всем поле адресов на вход контроллера 10 25 адреса подается команда Запуск 1", которая устанавливает триггер 53 в единичное состояние, при этом после выдачи этой команды вычислитель 1 переходит в режим ожидания сигналов 3!! прерывания. Единичный уровень сигнала с выхода триггера 53 запускает генератор 51 импульсов. Импульсы с вы,хода генератора 51 поступают на счет ный вход счетчика 47, формирующего. 35 на своих выходах сетку частот импульсов запуска, которые поступают на первые входы элементов И 59.1-59.К

Один из элементов И 59.1-59.К, на входе которого присутствует единич-, 1 ный уровень сигнала от ранее запрограммированного регистра 52 хранения, пропускает на свой выход импульсы выбранной частоты следования, которые через элемент ИЛИ 63 поступают на счетный вход счетчика 50 и на первые входы элементов И 61-63 формирователя измерительных импульсов, на выходе которого измерительные импульсы "СИ", "Счит." и "Строб" формируются в соответствии с временной диаграммой, приведенной на фиг. 10.

С выхода элемента .И 62 сигнал

"Строб" через элемент ИЛИ 65 поступает на вход генератора 66 одиночных импульсов, который по заднему фронту сигнала "Строб" вырабатывает сигнал

"Опрос", поступающий на первый сумми974 Ь рующий счетный вход счетчика 49 адреса и на вычитающий счетный вход счетчика 48 количества адресов.

Счетчик 49 адреса с выбранной частотой выдает последовательно увеличивающиеся коды адресов на входы матричных регистров 78 хранения (блоков

37 памяти теста) всех узлов 9 согласования, записывая в них по этим адресам нули. Так как счетчики 48 и

49 имеют одинаковую разрядность, то после выдачи последнего кода адреса на выходе переноса счетчика 48 появляется импульс, который устанавливает в нулевое состояние триггер 53, и, поступая на второй вход прерывания вычислителя 1, сигнализирует об окончании обнуления регистров 37 памяти теста на всем поле адресов.

При этом генератор 51 импульсов прекращает выдачу импульсов и оба счетчика 48 и 49 остаются в нулевом состоянии, Если необходимо обнулить блоки 37 памяти теста не на всем поле адресов, а на какой-то их части, то перед подачей команд "Зап.0" и "Запуск !" с помощью команд "Уст.3.!" †"Уст.3.п" и "Уст.2.1 Óñò.2" устанавливаются в счетчике 49 начальный адрес обнуления блоков 37 памяти теста, а в счетчике 48 требуемое количество адресов, на которых необходимо обну- лить блоки 37 памяти теста. В остальном алгоритм обнуления блоков 37 памяти теста аналогичен приведенному вьппе.

Затем осуществляется запись единиц (знакоперемен) в блоки 37 памяти теста в соответствии с требуемой тестовой программой. По командам "Сброс реж." и 13ап.!" в контроллере 10 адреса триггер 57 устанавливается в нулевое состояние, а триггер 58 — в. единичное. В отличие от режима обнуления на информационных входах Э и на входах выбора СЕ матричных регистров 78 хранения регистров 37 памяти теста всех блоков 9 согласования присутствуют уровни "1".

Наличие единичного уровня на входах выбора СЕ и нулевого уровня на входе Запись-чтение" ! соответству1! ет невыбранному состоянию матричных регистров 78 хранения в режиме записи, при этом их выходы находятся в третьем высокоимпеденсном состоянии и хранят ранее записанную информацию974

7 1260

B данном случае нули по всем адресам

После этого в контроллере 10 адреса по командам "Уст.3.1"- Уст.3.n" прог раммируется адрес первого тестового набора требуемой тестовой последова5 тельности и последовательно подаются ,информационные команды на те блоки

9.i согласования, в которые на данном тестовом наборе необходимо записать единицы (знакоперемены). Информационные команды поступают на входы элементов ИЛИ 79 в выбранных блоках

37 памяти теста и в момент их действия на входах CE соответствующих матричных регистров 78 хранения присутствуют уровни "О", а так как на информационных входах Dl всех матричных регистров 78 хранения присут- . ствует уровень "1", в них последовательно записываются единицы по дан- 2О ному адресу. После окончания действия информационных команд матричные регистры 78 хранения блоков 37 памяти теста (для выбранных узлов 9.i согласования) переходят в невыбранное 25 состояние и хранят ранее записанную информацию, т.е. "1". Затем осуществляется программирование блоков 37 памяти теста на следующем тестовом наборе, при этом на второй счетный вход счетчика 49 адреса подается команда "Счет", устанавливая на выходе счетчика 49 адреса код адреса следующего тестового набора. Запись знакоперемен на данном адресе осуществля- З ется аналогично описанному выше. Таким образом программируются блоки 37 памяти теста во всех узлах 9.i согласования на всем требуемом лоле адpecos (тестовых наборов) °

Далее по командам от блока 4 дешифраторов программируются блоки 40 уставок, которые определяют состояние ,элементов соответствующих узлов 9.i согласования, а именно коммутаторов 45

31,ЦАП 38 и регистраторов 39 неисп равности.

В зависимости от управляющего сигнала "Подкл.входов" с блока 40 установок коммутатор 31 подключает к контакту объекта 103 контроля выход аналогового ключа 34 и сигнальный вход компаратора 35, а по сигналу

"Подкл.иэмер." к данному контакту подключается вход блока 5 измерителей. Соответственно данный узел 9.i согласования является входным, осуществляя генерирование стимулирующих сигналов, и выходным, осуществляя контроль сигналов реакций, а блок

5 измерителей может при этом осуществлять параметрический контроль выходных сигналов объекта 103 контроля.

ЦАП 38 преобразует коды двоичных чисел, поступающих на его информационные выходы с блока 40 уставок, в аналоговые уровни входных сигналов "1"

I вх. для аналогового ключа 34 и в аналоговые уровни эталонных опорных сигналов "1 " U „ для компараторов

35. Программирование ЦАП 38 во входных и выходных узлах 9.i согласования в данном режиме осуществляется один раз перед началом проверки, при этом уровень сигнала "1" может быть задан в каждом канале Heэависимо,-что позволяет проверять объекты контроля, выполненные на элементах с различным типом логики. Сигналы "Маскир." и "Контр. аналог.", поступающие с блока 40 установок на вход регистратора 39 неисправности, маскируют выход триггера 73 и задают режим контроля реакций логических либо аналоговых сигналов. Программирование блока 40 уставок в данном режиме осуществляется следующим образом. В исходном состоянии триггеры 83-86 блока 40 уставок находятся в нулевом состоянии, при этом все узлы

9.1-9.п согласования размаскированы и выбраны как выходные, входы блока

5 измерителей отключены от контактов объекта 103 контроля, в регистраторе 39 неисправности установлен режим контроля реакций логических сигналов. Для выбора блоков 9.i согласования, соединенных с входами объекта 103 контроля, в качестве входных подается с блока 4 дешифраторов команд "Маскир," на контроллер

10 адреса, при этом триггер 56 устанавливается в единичное состояние и разрешает установку в единичное состояние триггеров 83 в блоках 40 уста- вок всех узлов 9.1-9.п согласования по информационным командам. После подачи набора требуемых команд и команды "Выб.вх.ч с блока 4 дешифраторов триггеры 84 в соответствующих блоках 40 уставок устанавливаются в единичное состояние, выбирая дан- ные узлы 9.i согласования как входные. Все незадействованные узлы 9 согласования выбираются как входные для того, чтобы в регистраторах 39 260974

10 неисправности выход триггера 73 (фиг., 4 ) блокировался сигналом

"Подкл.входов" с блока 40, так как при этом запрещается выработка сигнала "сбой" при идентификации неисправностей. После этого подаются команда "Сбр.маскир.", устанавливающая триггер 83 всех блоков 40 уставок в нулевое состояние и команда "Сброс реж.", устанавливающая триггер 56 контроллера 10 адреса в нулевое состояние.

Для установки заданных уровней

ЦАП 38 подается команда "Сбр.сч." и требуемые команды "Уст.3.1" 1Уст.3.n " на установочные входы счетчика 49 контроллера 10 адреса, с выхода которого требуемый код числа поступает на информационные входы блока 40 уставок. Если необходимо задать одинаковые уровни сигналов на выходах ЦАП 38 всех узлов

9.1-9.п согласования, подается команда "Уст.уровня 2", по которой заданный код записывается во все регистры 82 хранения блоков 40 уставок всех узлов 9.1-9.п согласования. Если необходимо задать разные единичные уровни в узлах 9.i согласования, по команде "Уст.уровня 1" в контроллере

10 адреса триггер 55 устанавливается в единичное состояние, разрешая запись в регистры 82 хранения требуемого кода по информационным командам.

После этого поочередно задаются требуемые коды чисел в счетчике 49 аналогично описанному выше и подаются требуемые информационные команды, при этом в регистры 82 хранения (блоков 40 уставок) соответствующих узлов 9.i согласования поочередно записываются требуемые коды чисел, определяющие заданный уровень сигнала

ЦАП 38. После этого подается команда

"Сброс реж.", устанавливающая триггер 55 контроллера 10 адреса в нулевое состояние ° Для маскирования од. ного или нескольких каналов измерения узлов 9.i согласования триггеры

83, блоков 40 уставок соответствующих узлов 9.i согласования устанавливают.— ся в единичное состояние аналогично описанному.

По командам от блока 4 дешифраторов программируется блок 14 регистров, который определяет состояние первого 12 и второго 13 ЦАП, которые задают соответственно уровень входных

55 сигналов "0" Ц для аналоговых клюьх чей 34 и уровень эталонных опорных сигналов логического 0" ц,„ для компараторов 35 всех узлов 9,1-9.n согласования. Программирование регистров 80 и 81 хранения блока 14 регистров осуществляется аналогично программированию регистров 82 хранения (блоков 40 уставок), при этом код требуемого числа задается счетчиком

49 контроллера 10 адреса, а запись требуемого кода осуществляется в регистр 80 хранения по команде "Зап.

Pr.1" и в регистр 81 хранения по команде "Зап.Pr.2".

По командам от блока 4 дешифраторов программируется блок 6 программируемых источников питания, на соответствующих выходах которого, соединенных с шинами питания объекта 103 контроля, устанавливаются требуемые потенциалы питающих напряжений.

По командам от блока 4 дешифраторов программируется контроллер 10 адреса. Подаются команды "Уст.3,1""Уст.3.n" и "Уст.2.1"-"Уст.2.n" которые устанавливают соответственно на выходе счетчика 49 адрес первого тестового набора, а в счетчике 48— код количества адресов (тестовых наборов), на которых осуществляется динамическая проверка объекта

103 контроля, а затем команда "Сброс реж., которая устанавливает триггеры 55-58 в нулевое состояние, при этом на входах "Запись-чтение" WE матричных регистров 73 хранения всех блоков 37 памяти теста присутствует уровень "1", на стробирующих входах

<Е -уровень "0", а на адресных входах

A -A адрес первого тестового набоо п ра требуемой тестовой последовательности, что соответствует режиму чтения по первому адресу информации, записанной ранее в матричные регистры

78 хранения блоков 37 памяти теста всех узлов 9.i согласования, которая с выходов блоков 3? памяти теста поступает на входы элементов И 36.

На этом подготовка блоков устройства к работе в данном режиме проверки заканчивается. Проверка объекта .103 контроля осуществляется путем циклическorо формирования стимулирующих воздействий и оценки его реакций, причем цикл контроля задается контроллером адреса измерительными импульсами "Счит.", "СИ" и "Строб", частота следования которых задается

1260974

12 регистром 52 хранения и совпадает с рабочей тактовой частотой объекта

103 контроля. Режим динамического тестирования начинается по команде

"Запуск 1, которая устанавливает триггер 53 контроллера 10 адреса в единичное состояние, при этом запускается генератор 51 импульсов и на выходе формирователя измерительных импульсов начинают формироваться импульсы "Счит.", "СИ", "Строб". Им— пульс Счит." задает начало такта контроля. Во всех узлах 9.1-9.п согласования импульс "Счит." в регистраторах 39 неисправности устанавливает триггеры 73 неисправности в единичное состояние и осуществляет стробирование информации, приходящей на входы элементов И 36 от блоков

37 памяти теста, при этом коды знакоперемен, записанные в блоках 37. памяти теста по адресу, соответствующему первому тестовому набору, через элементы И 36 и ИЛИ 32 поступают на счетные входы триггеров 33, которые преобразуют знакоперемены в реальные тестовые сигналы. При этом если узел 9.i согласования является входным, то тестовый сигнал с выхода счетного триггера 33 поступает на управляющий вход аналогового ключа 34, который в зависимости от уровня входного сигнала "0" и "1" пропускает на выход, соединенный через коммутатор 31 с информационным входом контактом объекта 103 контроля, уровень "0" от ЦАП 12 или уровень "1" от ЦАП 38 данного узла 9.i согласования. Сигнал "Счит! определяет по своему переднему фронту момент подачи . тестовых сигналов на информационные выходы. устройства. Если объект 103 контроля является синхронным цифровым узлом, то его синхровход соединяется с выходом СИ конт-. роллера 10 адреса (для асинхронных схем выход СИ контроллера 10 адреса не используется). После прихода на информационные входы объекта 103 контРоля стимулирующих сигналов и на 5

его синхровход сигнала "СИ" с контроллера 10 адреса на выходе объекта

103 контроля с определенной задержкой появляются сигналы реакций.

Ранее запрограммированные как выходные узлы 9.i согласования, подключейные к выходам объекта 103 контроля, осуществляют параллельный контроль сигналов реакций методом амплитудной и временной селекции, при этом любой выходной сигнал на каждом такте контроля может быть забракован как по амплитуде, так и по времени появления. Сигналы реакций (U ) поP ступают через коммутаторы 31 на входы компараторов 35, которые осуществляют амплитудную селекцию методом сравнения амплитуды сигналов реакций с эталонными опорными уровнями сигналов "1" д,„ и "0" У,„, поступающими на входы компараторов 35 от ЦАП преобразователей 38 и 13, при этом на единичном выходе компаратора 35 присутствует "1", если выполняется условие UP> U ö,, и уровень "0, если

Г

U

tt 11 о

О, если U «U» Сигйалы с единичного и нулевого выходов компараторов

35 поступают в каждом узле 9.i согласования на входы регистраторов 39

25 неисправности, которые по сигналу

"Строб" осуществляют временную селекцию этих сигналов. В данном режиме от блоков 40 уставок поступают уровни

"0t на входы "Контр. аналог." регист-Граторов 39 неисправности, которые запрещают селекцию сигналов на элементе 75 И и разрешают ее на элементе

76 И. Сигналы с выходов счетных триггеров 33 задают уровень сигнала реакции ("0 или "1"), ожидаемый на данном такте контроля, в каждом узле 9.i согласования, при этом., если счетный триггер 33 находится в единичном состоянии и в момент действия сигнала "Строб" на единичном

40 выходе компаратора 35 присутствует уровень "1", на выходе элемента И 74 появляется сигнал, устанавливающий триггер 73 в нулевое состояние, и, " если счетный триггер 33 находится в

5 нулевом состоянии и в момент действия сигнала 1 Строб" на нулевом выходе компаратора 35 присутствует уровень "1", на выходе элемента И 76 появляется сигнал, устанавливающий

О триггер 73 в нулевое состояние, что в обоих случаях соответствует исправной работе заданного выхода объекта 103 контроля на данном такте.

При наличии нулевого уровня сигнала на единичном или нулевом выходе компаратора 35 в момент действия сигнала "Строб" при описанных режимах, что мбжет быть при невыполнении усло1260

13 вия U >Uo„èëè U U,l, èëè при большой задержке сигнала реакции на выходе объекта 103 контроля, элемент

И 74 или 76 не формируют сигнал сбро. са триггера 73 и он остается в единичном состоянии, запоминая наличие неисправности (сбоя) на данном такте контроля в данном узле 9.i согласования.

При заданной частоте подачи тес- 10 товых наборов задержка распространения сигналов реакций должна быть для асинхронных схем не более ь 1, для синхронных схем, срабатывающих по переднему фронту синхроимпульса, 15 не более ь2 и синхронных схем, срабатывающих по заднему фронту синхроимпульса, не более ь3 (фиг. 10).

При наличии задержек по ТУ для какого-либо выхода объекта !03 контроля больше перечисленных необходимо данный канал измерения замаскиро— вать и в дальнейшем осуществить его проверку на пониженной частоте. Поспе 5 окончания сигнала "Строб" контроллер

10 адреса выдает сигнал "Опрос", который опрашивает состояние триггеров

73 регистраторов 39 неисправности

scex узлов 9,i согласования. Сигнал

И

Опрос поступает на первые входы

ll

30 элементов ИЛИ 72.1-72.И блока ll идентификации неисправности и с их выходов параллельно поступает на входы "Выб.Nk" регистраторов 39 неисправности всех узлов 9.1-9.Il согла-З5 сования. Если в одном или нескольких узлах 9.i согласования триггеры 73 в регистраторах 39 неисправности находятся в единичном состоянии и при этом данный узел 9.i согласования незамаскирован и выбран как выходной, то в момент действия сигнала

"Опрос" на выходе элементов И 74 и

77 узлов 9.i согласования появляются сигналы "Сбой". Сигналы "Сбой" со всех узлов 9.i согласования объединяются на элементе И 71 блока 11 идентификации неисправностей и при наличии хотя бы одного сигнала "Сбой" иа выходе элемента И 71 появляется сигнал "Прерыв.3", которыи в контроллере 10 адреса устанавливает триггер запуска 53 в нулевое состсяние, запрещая дальнейшее формирование измерительных импульсов, а также поступает на третий вход прерывания вычислителя 1, сигнализируя о наличии сбоя на данном тестовом наборе.

974

14

При отсутствии неисправностей на данном тестовом наборе сигналы "Сбой" по сигналу Опрос" не вырабатываются и формируются измерительные импульсы для следующего такта контроля и т.д., пока не будет проверен объект

103 контроля на всем поле тестовых наборов. После прихода импульса

1l ll

Опрос на последнем тестовом наборе счетчик 48 контроллера 10 адреса вырабатывает сигнал переноса, кото— рый устанавливает триггер запуска 53 в нулевое состояние, запрещая даль— нейшее формирование измерительных импульсов, а также поступает на второй вход прерывания вычислителя 1, сигнализируя об окончании проверки объекта 103 контроля на заданном поле тестовых наборов.

При обнаружении неисправности на каком-нибудь тестовом наборе после остановки динамического тестирования и прихода сигнала "Прерыв.3" на третий вход прерывания вычислителя осуществляется идентификация неисправности.При этом вычислитель 1 выходит на подпрограмму поиска неисправности — считывает код номера тестового набора, который с выхода счетчика 49 блока 10 контроллера адреса поступает через блок 2 сопряжения на информационный вход вычислителя 1, выдает команду "Запуск

2" и переходит в режим ожидания сигналов прерывания. По команде "Запуск 2" триггер 67 блока 11 идентификации неисправностей устанавливается в единичное состояние и запускает генератор 68 импульсов, сигналы с которого поступают на счетный вход счетчика 69. При последовательном увеличении кода в счетчике 69 на выходах позиционного дешифратора

70 последовательно формируются сигналы "Выб.!К"-"Выб.NK" опроса, которые через вторые входы элементов ИЛИ

72.1-72.N поступают на входы элементов И 77 регистраторов 39 неисправности соответствующих узлов 9.i согласования. При достижении первого незамаскированного выходного узла

9. согласования, у которого в регистраторе 39 неисправности триггер

73 находится в единичном состоянии, на выходе элемента И 77 формируется сигнал "Сбой", который поступает на вход элемента ИЛИ 7! в блоке 11 идентификации результатов контроля, ус15 1 танавливая триггер 67 в нулевое сос-. тояние, и на третий вход прерывания вычислителя I сигнализируя о нахождении первого сбойного выхода объекта 103 контроля. После установки триггера 67 в нулевое состояние, генератор 68 импульсов прекращает выдачу импульсов и в счетчике 69 фикси— руется код первого сбойного выхода.

Вычислитель I по приходу сигнала

"Прерыв.3 считывает код первого сбойного выхода, который с выхода счетчика 69 через блок 2 сопряжения поступает на информационный вход вычислителя 1, и снова выдает команду "Запуск 2", при этом цикл поиска следующего сбойного выхода и запись

его кода в вычислитель 1 повторяется. При записи в оперативную память вычислителя 1 кодов всех сбойных выходов объекта 103 контроля на данном тестовом наборе приходит сигнал с выхода (И+1) позиционного дешифратора 70, который устанавливает триггер 67 и счетчик 69 в исходное нулевое состояние и который поступает как сигнал "Прерыв.4" на вход прерывания вычислителя 1, сигнализируя об окончании поиска сбойных выходов на данном тестовом наборе. После это11 го вычислитель 1 выдает команду За— пуск 1", устанавливая триггер 53 контроллера 10 адреса в единичное состояние, при этом возобновляется динамическая проверка объекта 103 контроля на реальной тактовой частоте. При наличии на каком-либо очередном тестовом наборе сбоев, выявленных при амплитудной и временной селекции сигналов реакций, цикл поиска сбойных выходов повторяется и т.д., пока не определятся сбойные выходы на всем поле тестовых наборов.

:После окончания проверки результаты проверки выводятся из оперативной памяти вычислителя 1 через блок

2 сопряжения на блок 3 ввода-вывода для регистрации и индикации, при этом если не быпо обнаружено неисправностей на всем поле тестовых на.боров, то индицируется и регистрируется результат проверки "Годен", если были выявлены неисправности, то индицируется и регистрируется результат "Не годен" и номера неисправных выходных контактов как на каждом тестовом наборе, так и на

260974 !

6 всем множестве тестовых наборов

Кроме того, информация о номерах неисправных выходных контактах записывается в определенную зону оператив ной памяти вычислителя 1 и в дальнейшем используется (как исходные данные) в программе проверки второго режима.

Диагностика неисправностей циф10 ровых синхронных и асинхронных схем на реальной тактовой частоте осуществляется следующим образом.

Если при проверке объекта 103 контроля в первом режиме есть хотя

15 бы один неисправный контакт (результат проверки "He годен"), то вычис-j литель 1 запускает диагностическую про рамму, которая использует рабо чую программу первого режима проверки и информацию о состоянии множества внутренних точек объекта 103 контроля с привязкой внутренних точек к возможным трассам неисправностей, которая записывается во внешнюю память вычислителя 1 при выполнении программы самообучения. В процессе выполнения программы самообучения осуществляется снятие сигнатур с внутренних точек схемы заведомо годного объекта 103 контроля и запись значений снятых сигнатур с признаком порядкового номера точки схемы во внешнюю память блока 3 ввода †выво.

Количество и располо