Т-триггер на кмдп-структурах

Т-триггер на кмдп-структурах

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области импульсной техники. Может быть 1 П и 1 8 J f использовано при разработке цифровых устройств. Цель изобретения - повышение надежности и быстродействия. В устройство, содержащее прямой и инверсный тактовые входы 1 и 2j D- триггеры 3, 4, каждый из которых содержит бистабильную ячейку на инверторах 5, 6 и-9, 10 соответственно, а также транзисторы р-ип-типа 7, 8 и 11, 12 соответственно, ддя достижения цели путем интенсификации процессов перезаряда мёжузловых емкостей введены новые связи. 1 з.п.ф-лы, 2 ил. (Л С 1 L§ 1 Q Ш U nJl ь т tsD Од 00 4а

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я) 4 Н 03 К 3/353

ОПИСАНИЕ. ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3837961/24-21 (22) 03.01.85 (46) 30.09.86. Бюл. № 36 (72) В.А.Максимов, Я.Я.Петричкович, В.Н.Филатов и И.Д.Якушев (53) 621.374 (088.8) (56) Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств. M.:

Сов. радио, 1973, с. 167.

Электроника, 1980, № 20, с. 46, рис. 3. (54) Т-ТРИГГЕР НА КИДП-СТРУКТУРАХ (57) Изобретение относится к области импульсной техники. Может быть

„„SU,» 1261084 А 1 использовано при разработке цифровых устройств. Цель изобретения — повышение надежности и быстродействия.

В устройство, содержащее прямой и инверсный тактовые входы 1 и 2, Dтриггеры 3, 4, каждый из которых содержит бистабильную ячейку на инверторах 5, 6 и 9, 10 соответственно, а также транзисторы р-ни-типа 7, 8 и 11, 12 соответственно, ддя достижения цели путем интенсификации процессов перезаряда межузловых емкостей введены новые связи, 1 s.ï.ô-лы, 2 ил.

1261084

Изобретение относится к импульсной технике и может быть использовано при разработке различных цифровых устройств.

Цель изобретения — повышение надежности и быстродействия путем интенсификации процессов перезаряда межузловых емкостей.

На фиг.1 представлена схема предлагаемого Т-триггера; на фиг.2— временные диаграммы работы Т-триггера.

Т-триггер (фиг.1) содержит прямой и инверсный тактовые входы 1 и 2, первый и второй D-триггеры 3 и 4.

Первый 9-триггер 3 содержит первый и второй инверторы 5 и 6, первый и второй 1ЩП-транзисторы 7 и 8 р- и п-типа выход первого инвертора 5 подключен к входу второго инвертора 6, выход которого подключен к входу первого инвертора 5 и к стокам первого и втдрого транзисторов 7 и 8 первого

D-триггера 3, истоки которых подключены соответственно к прямому 1 и инверсному 2 тактовым входам. Второй йнвертор 6 первого D-триггера 3 включен между инверсным 2 и прямым 1 тактовыми входами, второй П-триггер 4 содержит первый и второй инверторы

9 и 10, первый и второй ИДП-транзис,торы 11 и 12 р- и п-типа, выход первого инвертора 9 подключен к входу второго инвертора 10, включенного между прямым 1 и инверсным 2 тактовыми входами, выход которого подключен к входу первого инвертора 9 и к стокам первого и второго транзисторов 11 и 12, второго D-триггера 4, истоки которых подключены, соответственно к инверсному 2 и прямому 1 тактовым входам, а затворы— к выходу первого инвертора 5 первого

D-триггера 3, выход второго инвертора 10 второго П-триггера 4 соединен с затворами первого и второго транзисторов 7 и 8 первого D-триггера 3.

Т-триггер работает следующим образом.

Предположим, что в начальном состоянии на прямом и инверсном тактовых входах 1 и 2 †. комбинация сигналов 01 (фиг.2, t ), D-триггер находится в состоянии хранения логического нуля (т.е. на выходе первЬro инвертора 5 (Q ) — логический

1 нуль а на входе - логическая,еди9 ница), тогда логический нуль на выходе инвертора 5 открывает транзистор 11 р-типа и потенциал логической единицы с входа 2 устанавливает

5 бистабильную схему D-триггера 4 в нулевое состояние (т.е. на выходе инвертора 9 (Я ) — логический нуль, а на входе — логическая единица), логическая единица на входе инвертора 9 открывает транзистор 8 и-типа и потенциал логической единицы с инверсного тактового входа 2 ие препятствует хранению логического нуля в бистабильной схеме Э-триггера 3. При переключении прямого и инверсного тактовых входов 1 и 2 в состояние "10" (1 ) В-триггер 3 переходит в режим установки единичного состояния, а 9-триггер 4 — в режим хранения логического нуля, логическая единица с входа инвертора 9 удерживает открытым транзистор 8 п-типа и потенциал логического нуля с инверсного тактового входа 2 устанавливает D-триггер 3 в единичное состояние, логическая единица с выхода инвертора 5 открывает транзистор

12 и-типа и уровень логической единицы с прямого тактового входа 2 не

З0 препятствует хранению логического нуля в D-триггере 4. При переключении прямого и инверсного тактовых входов в состояние 01 (t ) D-триггер 4 переходит в режим установки единичного состояния, а D-триггер 3 в режим хранения единичного состояния, при этом уровень логической единицы, с выхода инвертора 5 (Q, ) удерживает открытым транзистор 12

40 и-типа и потенциал логического нуля с прямого тактового входа устанавливает D-триггер 4 в единичное состояние, логический нуль с входа инвертора 9 открывает транзистор 7 р-типа

45 и уровень логического нуля с прямого тактового входа 3 не препятствует хранению логической единицы в D-триггере 3 ° При переключении прямого и инверсного тактовых входов 1 и 2 в

50 состояние "10" (t .) D-триггер 3 пе4 реходит в состояние установки в нулевое состояние, а D-триггер 4 в состояние хранения логической единицы, при этом уровень логического нуля входа инвертора 9 удерживает открытым транзистор 7 р-типа и уровень логической единицы с прямого тактового входа 1 устанавливает D-триг1261084

Чуиг Д

Составитель А.Кабанов

Техред N. Ходанкч . Корректор Е.Сирохман

Редактор Н.Швыдкая

Заказ 5243/56 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, Проектная, 4; гер 3 в нулевое состояние, уровень логического нуля с выхода инвертора 5 открывает транзистор 11 р-типа и:

:уровень логического нуля с инверсно-. го тактового входа 2 не препятствует 5 хранению логической единицы в D-триггере 4. При переключении прямого и инверсного тактовых зходов 1 и 2 в состояние "01" (t ) Т-триггер переходит в состояние, аналогичное состоянию в момент времени, 1 и цикл работы Т-тирггера. заверmàåòñÿ, I

Второй инвертор одной иэ биста- 15 бильных ячеек в любой фазе Т находится в режиме повторителя, однако это не приводит к нарушению работоспособности устройства по той причине, что инвертор, построенный на транзисто- 20 рах 7, 8 и 11, 12, в каждой соответствующей фазе сигнала Т подавляет действие повторителя. При этом поскольку соответствующее подавляющее действие осуществляется ИДП-транзисторои, находящимся в крутой области вольтамперной характеристики (малое сопротивление),а подавляеиый ИДПтранзистор — в пологой (большое сопротивление), потенциал рассматривае- 30 мого узла очевидно меньше половины напряжения питания,.что означает его логическую определенность (этого нельзя было бы утверждать только в случаях, когда это напряжение равно Е„/2, либо его нельзя оценить) .

Формула изобретения г

1. Т-триггер на КИДП-структурах, содержащий прямой и инверсный тактовые входы, первый и второй D-триггеры, каждый из которых содержит бистабильную ячейку на первом и втором инверторах, первый и второй

ИДП-транзисторы противоположного.ти па проводимости, выход второго инвер- тора бистабильной ячейки подключен к стокам первого и второго ИДП-тран.зисторов, отличающийся тем,,что, с целью повышения надежности и быстродействия, к прямому тактовому входу подключены истоки первого ИДП-транзистора первого Dтриггера и второго ИДП.-транзистора второго D-триггера, а к.инверсному тактовому входу подключены истоки второго ИДП-транзистора первого Dтриггера и первого ИДП-транзистора . второго D-триггера, затворы первого и второго ИДП-транзисторов первого

D-триггера подключены к выходу второго инвертора второго В-триггера, а затворы первого и второго ИДП-транзисторов-второго Э-триггера -к выходу первого инвертора первого .В -триггера.

2. Т-триггер по п.1, о т л и— ч а ю шийся тем, что истоки первого и второго МПП-транзисторов по крайней иере одного из D-триггеров соединены с истокаии МДП-транзисторов противоположного типа проводимости второго инвертора того же

D-триггера.