Накапливающий сумматор

Накапливающий сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной техншсе и может быть использовано в процессорах ЭВМ. Цель изобретения - упрощение устройства. Накапливающий сумматор вкаждом разряде содержит два RS-триггера, три элемента ШШ, семь злементов И, два элемента НЕ и шины управления сумматором . Новыми схемными соединениями в предложенном сумматоре являются соединение входа первого элемента НЕ с шиной переноса из данного разряда и с третьим входом пятого элемента И, а выход этого элемента НЕ соединен с третьим входом шестого элемента И данного разряда и с вторьм входом четвертого элемента И старшего разряда , вход второго элемента НЕ соединен с S-входом второго триггера, а его выход подключен к третьему входу седьмого злемента И, выход которого является шиной переноса в старший разряд, при этом R-вход второго триггера связан с третьими входами первого и третьего элементов ШШ. (Л 2 ил. 1 табл.

СОЮЗ СОВЕТСНИХ

СОЩМЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 3871634/24-24 (22) 07.01.85 (46) 07.10.86. Бюл. У 37 (72) Б.М. Власов (53) 681 ° 325.5(088.8) (56) Авторское свидетельство СССР

11 1043638, кл. G 06 F 7/50, 1983.

Авторское свидетельство СССР

11 1176323, кл. G 06 F 7/50, 1984. (54) НАКАПЛИВАЮЩИЙ СУИИАТОР (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВИ. Цель изобретения — упрощение устройства.

Накапливающий сумматор в. каядом разряде содержит два RS-триггера, три элемента ИЛИ, семь элементов И, два элемента НЕ и шины управления сумма„„SU„„1262479 А 1 тором. Новыми схемньми соединениями в предложенном сумматоре являются соединение входа первого элемента HE с шиной переноса из данного разряда и с третьим входом пятого элемента И, а выход этого элемента НЕ соединен с третьим входом шестого элемента И данного разряда и с вторым входом четвертого элемента И старшего разряда, вход второго элемента НЕ соединен с S-входом второго триггера, а его выход .подключен к третьему входу седьмого элемента И, выход которого является шиной переноса в старший разряд, при этом К-вход второго триггера связан с третьими входами первого и третьего элементов ИЛИ.

2 ил. 1 табл.

1262479

20

30

Изобретение относится к автомати- ) ке и вычислительной технике.

Цель изобретения — упрощение устройстваа.

На фиг. 1 представлена функциональная схема двух разрядов накапливающего сумматора, на фиг. 2 — временная диаграмма работы накапливающего сумматора.

Накапливающий сумматор (фиг. 1) содержит элементы ИЛИ 1-3, элементы И 4-10, RS-триггеры 11 и 12, элементы НЕ 13 и 14, вход 15 переноса иэ младшего разряда, вход 16 инверсного значения переноса из младшего разряда, вход 17 разрешения сложения, вход 18 разрешения записи, вход 19 разряда первого операнда (шины установки триггеров в нулевое состояние не приводятся).

Рассмотрим работу сумматора при выполнении операции сложения двух чисел, представленных в двоичном коде. Будет считать, что код первого слагаемого хранится в триггерах 11, а код второго слагаемого поступает из триггера 12 через элемент И 10 с входа 19.

По первому временному такту (t1 ) выполняется элементарная операция (ЭО) приема кода второго слагаемого. Для выполнения этой ЭО на вход 18 подается исполнительный импульс. Если на шине 19 присутствует высокий (низкий) потенциал, соответствующий коду единице, то исполнительный импульс через элемент И 10 поступает на

S-вход триггера 12 и устанавливает его в единичное состояние. Если на шине 19 отсутствует высокий (низкий) 40 потенциал, что соответствует коду нуля, то триггер 12 сохраняет или устанавливается в нулевое состояние.

После переключения триггеров 12 в период второгЬ временного такта 45 (t ) начинает формироваться потенци2

an сквозного переноса. В каждом разряде сумматора во время такта перенос вырабатывается в соответствии со следующим логическим выражением 50

Р,= (P, ЧА В )(АМВ ), (1) где !P. — перенос, выработанный в i-м разряде;

Р;, — перенос, поступивший из младmего разряда;

А. — значение кода триггера 12 !

i- ro раз ряд а,  — значение кода триггера 11 !

i-го разряда, Из соотношения (1) видио, что поразрядный перенос выработается в тех разряда сумматора, г которых триггеры 11 и 12 находятся в единичном состоянии. Потенциал переноса, выработанный в младшем разряде, проходит через i-й разряд только в том случае, если в рассматриваемом разряде триггер ll или триггер 12 находятся в единичном состоянии„

По истечении второго временного такта, равного време iH максимального сквозного переноса данного сумматора, выполняется третий временный такт работы сумматора, завершающий операцию сложения, По третьему временному такту выполняется инвертирование триггеров 11, при условии, если значения переноса, поступившего из младшего разряда, и кода, хранящегося в триггере 12, не совпадают. Если указанные значения кодов х-го разряда совпадают, то значение триггера 11 в данном разряде сохраняется.

Для выполнения завершающего такта операции сложения на шину 17 подается исполнительный импульс, Если значения кодов триггера 12 и переноса из младшего разряда не совпадают, то сигнал с выхода элемента ИЛИ 3 поступает на первые входы элементов И 6 и 7. При этом, если в триггере 11 хранится код единицы, то в данном разряде формируется сигнал переноса в старший разряд, т.е. на выходе И 4 будет высокий (низкий) потенциал, который обеспечивает прохождение исполнительного импульса через И 6 на R-вход триггера 11. Если в триггере 11 хранится код нуля, то сигнал переноса из данного разряда не вырабатывается, элемент НЕ 14 закрыт и исполнительный импульс через И 7 поступает на S-вход триггера 11.

Кроме инвертирования значения кода триггера 11 по третьему переменному такту в предлагаемом сумматоре обеспечивается сохранение (поддержание) значения того сигнала переноса, который был сформирован в период второго временного такта.

Если значение триггера в данном разряде не меняется, то значение по-. тенциала также не меняется, Если триггер 11 по третьему временному такту устанавливается в нулевое состояние, то потенциал пере12624

Номер такта

Номер разряда

Номер

Наблюдения

0 1 0 1 1 11

000000 12

0 1 0 1 1 ll

Исходное состояние сумматора

Прием кода и слагаемоro

0 1 0 12

0 0 1 носа в старший разряд поддерживается за счет подачи исполнительного импульса по цепи: И 6, HJGI 1 и 2, И 4 в m»»»»y переноса.

Если триггер 11 по t> устанавливается в единичное состояние, то возникновение потенциала переноса запрещается элементом НЕ 13. на вход которого поступает исполнительный импульс.

После завершения третьего временного такта операция сложения завершена. Результат суммирования кодов двух чисел хранится в триггерах 11.

В триггерах 12 хранится код второго слагаемого. При необходимости предлагаемый сумматор обеспечивает многократное сложение кода, принятого в регистр второго слагаемого (триггеры 12).

Пример выполнения операции сложения двух чисел приведен в таблице.

Формула изобретения25

Накапливающий сумматор, содержащий в каждом разряде первый и второй

RS-триггеры, первьп», второй, третий элементы ИЛИ, первьп», второй, третий,g!J четвертый, пятый, шестой, седьмой. элементы И, причем в каждом разряде первый и второй входы первого эле.мента И соединены соответственно с входом разрешения записи устройства и входом соответствующего разряда

1 ,первого операнда устройства, вход ус тановки в "О11 первого RS- Риггера соединен с первым входом первого элемента ИЛИ и выходом второго элемента И, вход установки в "1" первого

RS-триггера соединен с выходом третьего элемента И, о т л и ч а ю— шийся тем, что, с целью упрощения устРойства, в каждый разряд 45

79 4 введены первый и второй элементы НЕ, причем в каждом разряде устройства выход первого элемента И соединен с входом установки в "!" второго RS— триггера, прямой выход которого соединен с вторым входом первого элемента ИЛИ, с первым входом пятого элемента И и с первым входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, первый вход которого соединен с инверсным выходом второго RS-триггера, первый вход первого элемента ИЛИ соединен с первым входам третьего элемента ИЛИ, второй вход ко-орого соединен с выходом пятого элемента И, первьп» вход которого соедин н с прямым выходом первого RS-триггера и третьим входом первого элемента ИЛИ, вь»ход которого соединен с первым входом седьмого элемента И, второй и третий входы которого соединены соответственно с выходом третьего элемента ИЛИ и выходом первого элемента НЕ, вход которого соединен с выходом третьего элемента И, первый вход которого соединен с первым входом второго элемента И и с выходом второго элемента ИЛИ, вторые входы второго и третьего элементов И соединены с входом разрешения сложения устройства, выход седьмого элемента И соединен с третьим входом второго элемента И i-ro разряда (i

=1,...,m) где m — разрядность операндов, »третьим входом третьего элемента ИЛИ и вторым входом шестого элемента И (i+1)-го разряда и с входом второго элемента НЕ i-ro разряда, выход соединен с третьим входом третьего элемента И i-го разряда и с вторым входом четвертого элемента И

{i+1)-ãî разряда.

1262479

Проделжение таблицы

i Номер

Наблюдения триггера

Номер такта

Номер разряда

6 S 4 3 2 1

0 1* 0 1"

О 0 1 0 1 0 12

1 0 О 0 0 1 11

О 0 1 0 1 0 12

Формирование переноса

Формирование суммы

Разряды сумматора, через которые распространяется сквозной перенос.

1262479

Составитель М. Есенина

Редактор Г. Волкова Техред Б. Сердклсова

Корректор М. Самборская..

Заказ 5428/46 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, E-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4