Устройство для управления обращением к памяти

Устройство для управления обращением к памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в системах памяти для блокировки обращения к неисправным ячейкам. Целью изобретения является повышение быстродействия . Устройство содержит два счетчика , триггер, схему сравнения и блок памяти адресов дефектных регистров. Поставленная цель достигается за счет увеличения количества управляемых объектов при фиксированном объеме блока памяти адресов дефектных регистров. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1262494 А1 (51)4 G 06 F900

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3861626/24-24 (22) 28.02.85. (46) 07.10.86. Бюл. № 37

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (71) Московский ордена Ленина и ордена

Октябрьской Революции энергетический институт (72) И. Н. Андреева и Г. А. Бородин (53) 681.32 (088.8) (56) Авторское свидетельство СССР № 809181, кл. G 06 F 9/22, 1979.

Майоров С. А., Новиков Г. И. Принципы организации цифровых машин. Л;: Машиностроение, 1974, с. 388--389. (54) УСТРОЙСТВО ДЛЯ УПРАВЛ ЕНИЯ

ОБРАЩЕНИЕМ К ПАМЯТИ (57) Изобретение относится к области вычислительной техники и может быть использовано в системах памяти для блокировки обращения к неисправным ячейкам. Целью изобретения является повышение быстродействия. Устройство содержит два счетчика, триггер, схему сравнения и блок памяти адресов дефектных регистров. Поставленная цель достигается за счет увеличения количества управляемых объектов при фиксированном объеме блока памяти адресов дефектных регистров. 1 ил.

1262494

Изобретение относится к вычислительной технике и может быть использовано в системах памяти для блокировки обращения к неисправным ячейкам памяти.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства.

Устройство содержит первый счетчик 1, блок 2 памяти адресов дефектных регистров, схему 3 сравнения, триггер 4, второй счетчик 5, выход 6 разрешения обращения к памяти устройства, входы 7 и 8 тактовых импульсов и начальной установки устройства.

Устройство работает следующим образом.

Пусть имеется запоминающее устройство (ЗУ), выполненное на основе микросхемы К1602РЦ2. Структура микросхемы такова, что она содержит 282 сдвиговых регистров хранения информации, из которых 22 регистра резервных, предназначенных для использования вместо дефектных.

Микросхема имеет две секции, каждая из которых содержит по 141 регистру хранения, что с учетом дефектных регистров позволяет разместить 128 бит информации. При записи данных в ЗУ информация адресуется страницами в 256 бит, причем каждый четный бит информации попадает в первую секцию, а каждый нечетный — во вторую.

Запись информации в ЗУ управляется данными, хранимыми в блоке 2 памяти. В этом блоке содержится информация о годности регистров хранения. Блок 2 памяти разделен на две части в соответствии с количеством секций микросхемы. Максимальное количество дефектных регистров хранения равно 22, следовательно, число ячеек блока 2 равно 22 по 11 в каждой части. Разрядность ячейки равна числу разрядов двоичного кода числа 256, т.е. восьми. Этого количества разрядов оказывается достаточно, поскольку в каждой секции микросхемы содержится не более 141 регистра хранения.

Нумерацию регистров будем производить от нуля и далее в каждой секции микросхемы

Если в секции микросхемы число дефектных регистров меньше 11. то в свободные ячейки записывается код 11111111.

Информационные разряды, поступающие на запись в микросхему памяти, следуют с частотой 100 кГц. Поскольку для каждого из них необходимо в наихудшем случае просмотреть содержимое половины ячеек блока 2, то основная частота поступления синхроимпульсов (СИ) равна 1,1 МГц.

Перед началом работы устройства происходит обнуление счетчиков 1 и 5.

Предположим для конкретности, что в первой секции микросхемы дефектен нулевой регистр хранения, а во второй — первый.

При записи информации СИ поступают на

2 счетчик 1, информация на выходе которого определяет адрес ячейки блока 2, к которой в данный момент производится обращение.

Еще один адресный разряд блока 2 задает номер секции блока 2; к которой производится обращение, и определяется сигналом на выходе триггера 4. Первоначально на выходе этого триггера «О», а следовательно, обращение идет к ячейкам 1-й секции блока 2. Сразу после приема 1-го СИ на счетчик 1 из блока 2 памяти на схему 3 сравнения будет считан код 00000000, что соответствует дефектному регистру хранения с нулевым номером 1-й секции микросхемы.

Этот же код имеется на выходе счетчика 5, который определяет номер регистра хранения, в который в данный момент производится запись информации. Схема сравнения

15 фиксирует совпадение кодов, и этот сигнал запрещает передачу информационного бита в дефектный регистр хранения. Коды, считанные из остальных десяти ячеек 1-й секции блока 2, не дадут сигнала совпадения.

Одиннадцатый СИ, поступивший на счет20 чик 1, приведет к переполнению счетчика 1, и сигнал переполнения с его выхода изменит состояние триггера 4. 1 с выхода триггера 4 будет определять обращение ко 2-й

Формула изобретения

Устройство для управления обращением к памяти, содержащее блок памяти адресов секции блока 2 при поступлении очередных

11 импульсов. В счетчике 5 по-прежнему записан код 00000000, поскольку идет запись также в нулевой регистр хранения микрос хем ы, Ho во 2- ю се кц ию.

П ри просмотре содержимого ячеек памяти блока 2 схема 3 сравнения не вырабатывает сигнала совпадения, поскольку нулевой регистр хранения 2-й секции микросхемы бездефектен, и очередной бит информации будет записан в микросхему. Одиннадцатый СИ снова переполнит счетчик 1, сигнал переполнения изменит состояние триггера 4 (теперь на его выходе будет «0»), а содержимое счетчика 5 станет 00000001.

Это будет означать, что следующие два ин40 формационных бита будут записаны в пер вые регистры 1-й и 2-й секций микросхемы.

Коды, считанные из 11 ячеек 1-й секци блока 2, не совпадают с содержимым счетчика 5, и очередной информационный бит будет записан в первый регистр четной сек45 ции микросхемы. Вновь сигнал переполнения счетчика 1 изменит состояние триггера, а следовательно, следующие обращения будут производиться к 2-й секции блока 2.

При обращении к 1-й ячейке этой секции

50 будет считан код 00000001, который совпадает с содержимым счетчика 5.

Сигнал на выходе 6 запрещает передачу информационного бита в дефектный регистр.

1262494

Составитель М. Силин

Техред И. Верес Корректор М. Максим ишинец

Тираж 671

А

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

I 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор В. Данко

Заказ 5429/47 дефектных регистров и первый счетчик, причем выход первого счетчика подключен к входу младших разрядов адреса блока памяти адресов дефектных регистров, вход установки в «О» первого счетчика подключен к входу начальной установки устройства, отличающееся тем, что с целью повышения быстродействия устройства, в него введены второй счетчик, триггер и схема сравнения, причем выход триггера подключен к счетному входу второго счетчика и к входу старших разрядов адреса блока памяти адресов дефектных регистров, выход которого подключен к первому входу схемы сравнения, выход и второй вход которой подключены соответственно к выходу разрешения обращения к памяти устройства и к выходу второго счетчика, вход начальной установки устройства подключен к входам установки

«0» триггера и второго счетчика, синхровход и выход переполнения первого счетчика подключены соответственно к входу тактовых импульсов устройства и к счетному входу триггера.