Многоканальное устройство для автоматического контроля микропроцессоров

Многоканальное устройство для автоматического контроля микропроцессоров

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике, в частности к средствам контроля и поиска неисправности в микропроцессорах. .Цель изобретения - повышение достоверности и помехоустойчивости контроля микропроцессоров. Устройство состоит .из блока управления и N каналов контроля, каждый из которых содержит коммутатор, селектор, генератор , формирователь сигналов, блок памяти, селектор адреса, контролируемый и эталонный блоки, дешифратор состояйия выводов эталонного блока схему сравнения, элемент ИЛИ, триг- . гер готовности, блок регистровой памяти , блок сравнения, блок индикации , формирователь управляюпщх сигналов . Блок управления с большой частотой опрашивает каждый канал контроля и, если он готов, по частям заносит в него тест-программу и запускает ее. Контроль осзпцествляется посредством сравнения выходных сигналов контролируемого микропроi цессора с эталонным образцом. При несравнении информации блок индика (Л ции фиксирует код невыполняемой команды и разряды, в которых обнаружено несравнение. Последней командой тест-программы является команда останова, сигнализ11рующая об исправности контролируемого микропро1 Э цессора. 1 з.п. ф-лы, 4 ил. 00 ю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1У БЛИН (59 4 6 06 F 11/00 ф» К . °,-„

»

» 1 .-,-. 1

1 ° .

ОПИОАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ. (61) 1104519 (21) 3759311/24-24 (22) 22.06.84 (46) 15.10.86. Бюл. У 38 (72) Ю.Н.Захаров, В.Я.Сулима, В.П.Котик и О.Г.Теницкий (53) 681.3(088.8) (56) Авторское свидетельство СССР

В 1104519, кл. G 06 F 11/00, 1982. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

АВТОМАТИЧЕСКОГО КОНТРОЛЯ МИКРОПРОЦЕССОРОВ (57) Изобретение относится к цифровой вычислительной технике, в частности к средствам контроля и поиска неисправности в микропроцессорах. .Цель изобретения — повышение достоверности и помехоустойчивости контроля микропроцессоров. Устройство состоит из блока управления и N каналов контроля, каждый из которых содержит коммутатор, селектор, генера-. тор, формирователь сигналов, блок

„.Я0„„264182 А 2 памяти, селектор адреса, контролируемый и эталонный блоки, дешифратор состояния выводов эталонного блока схему сравнения, элемент ИЛИ, триг- . гер готовности, блок регистровой памяти, блок сравнения, блок индикации, формирователь управляющих сигналов. Блок управления с большой частотой .опрашивает каждый канал контроля и, если он готов, по частям заносит в него тест-программу и эа пускает ее. Контроль осуществляется посредством сравнения выходных сигналов контролируемого микропроцессора с эталонным образцом. При несравнении информации блок индикации фиксирует код невыполняемой команды и разряды, в которых обнаружено несравнение. Последней командой тест-программы является команда останова, сигнализирующая об исправности контролируемого микропроцессора. 1 з.п. ф-лы, 4 ил.

1264182

Изобретение относится к цифровой вычислительной технике, в частности к средствам контроля и поиска неисправности в устройствах, например в микропроцессорах.

Цель изобретения — повышение достоверности и помехоустойчивости контроля микропроцессоров.

На фиг.l приведена блок-схема многоканального устройства для автоматического контроля микропроцессоров; на фиг.2 — блок-схема блока сравне-. ния; на фиг.3 — вариант выполнения схемы сравнения; на фиг .4 — блок-схема формирователя управляющих сигналов.

Каждый канал контроля многоканального устройства для автоматического контроля микропроцессоров состоит из коммутатора 1, селектора 2, генератора 3 импульсов, блока 4 формирователей импульсов, блока 5 памяти, контролируемого 6 и эталонного 7 микропроцессоров, блока 8 сравнения, блока 9 индикации, блока 10 регистровой памяти, селектора 11 адреса, дешифратора 12 состояния выводов, схемы 13 сравнения, элемента ИЛИ 14, тригтеpа 15 готовности, формирова-.

1 теля I 6 управляющих сигналов. Блок

8 сравнения содержит узел 1? сравнения, блок 18 триггеров ошибок, элемент ИЛИ 19. Схема 13 сравнения состоит из узла 20 сравнения адресов и узла 21 управляемой задержки. Формирователь управляющих сигналов содержит элементы И 22-24.группы, элемент И 25 и элемент НЕ 26. Кроме того, устройство содержит блок 27 управления.

Каждый канал многоканального устройства для автоматического контроля микропроцессоров работает следующим образом.

При наличии разрешающего сигнала на выходе селектора 2 через коммутатор 1 на информационные входы бло» . ка 5 памяти, генератора 3 импульсов, триггера 15 готовности.,первый информационный вход схемы 13 сравнения поступает и запоминается информация из блока управления устройства. Триггер 15 готовности переводится в состояние

"I отово", дает разрешение на вход готовности блока 4 формирователей импульсов и запрещает выдачу синхронизирующих сигналов формирователем 16.

t0

Первая команда фрагменТа тестпрограммы выбирается адресом, поступившим на адресные входы блока 5 памяти через селектор 11 адреса с адресных выходов эталонного микропроцессора 7. Эта команда поступает из блока 5 на информационный вход блока

4 формирователей импульсов, который подает на входы эталонного 7 и контролируемого 6 микропроцессоров сформированные входные сигналы.

Выходные сигналы микропроцессоров сравниваются в блоке 8 сравнения в моменты времени, когда на дополни тельном входе блока 8 присутствуют активные состояния строб-импульсов., поступающих с первого выхода формирователя 16. Формирователь 16 вырабатывает строб-импульсы посредством элемента И 22-24, на первые входы ,которых поступают управляющие сигналы эталонного микропроцессора 7 (например, для микропроцессора

КР580ИК80А — сигналы "Синхро", "Выдача", "Прием"} . На вторые входы этих (элементов поступают сигналы тактовой частоты генератора 3 импульсов.

Таким образом, сравнение выходных сигналов микропроцессоров происходит в моменты времени, когда эти сигналы находятся уже в установившемся состоянии.

Логическое несравнение информации на выходах контролируемого 6 и эталонного 7 микропроцессоров фиксируется блоком 8 сравнения, информация с которого поступает в блок 9 индикации и на вход элемента ИЛИ 14. При этом триггер 15 готовности устанавливается в состояние "Готово", останавливая работу микропроцессоров.

В процессе работы канала контроля в блок 10 периодически записываются коды операций, выполняемых команд. Поэтому при обнаружении неисправности фиксируется и индицируется блоком

9 .команда, вызвавшая появление ошибки.,дешифратор 12 в каждом такте контроля выявляет те выводы, которые являются источниками, и блокирует соответствующие выходы формирователя 4 (переводит их в высокоимпедансное состояние), чем исключается шунтирование двунаправленных выводов микропроцессоров, когда они работают как источники.

12б4182

Выполнение фрагмента тест-программы заканчивается либо при обнаружении несовПадения выходных сигналов микропроцессоров блоком 8 сравнения, либо после совпадения адреса, выдава — 5 емого эталонным микропроцессором 7, и адреса, записанного в узел 20 сравнения адресов схемы 13 сравнения, с последующей задержкой подачи управляющего сигнала на элемент ИЛИ 14.

Эта задержка осуществляется узлом 21 управляемой задержки схемы 13 сравнения. При совпадении адреса эталонного микропроцессора 7 с состоянием, заранее занесенным в узел 20 схе-15 мы 13 сравнения, узел 20 сравнения адресов выдает разрешение для работы узла 21. Синхронизирующие сигналы, поступающие с формирователя 16 на вход схемы 13 сравнения, подсчи- 2О тываются узлом 2 ° При совпадении их числа с заранее занесенным числом в узел 21 через первый вход схемы 13 сравнения узел 21 выдает управляющий сигнал на элемент ИЛИ 14. При 2 этом триггер 15 готовности устанавливается в состояние Готово|, останавливая работу микропроцессоров.

Известно, что большинство микропроцессоров, например, 8080А, КР580ИК80А, о

80, выполняют команду в несколько приемов, разбивая ее на циклы. Осо-. бенность работы узла 21 заключается в том, что при ограниченном объеме памяти блока 5 осуществляется остановка микропроцессоров на любом цикле заранее определенной команды. Эта возможность позволяет делить тестпрограмму на фрагмеHTbl таким образом, что делает ее, во-первых, независи- 40 мой от объема памяти. блока 5; во-вторых, снятие готовности триггера 15 готовности и повторный запуск микропроцессоров посредством узла 21 осуществляются синхронно. 45

Выполнение тест-программы заканчивается либо при обнаружении несовпадения выходных сигналов микропроцессоров блоком 8 сравнения, либо после выполнения последнего фрагмен. 50 та, последней командой которого является команда останова.

После подключения к каналу контроля нового контролируемого микро. процессора оператор формирует сигнал сброса, по которому в исходное состояние сбрасываются блок 10 регистровой памяти, блок 8 сравнения, триггер 15 готовности устанавливается в состояние "Готово формула изобретения

1. Многоканальное устройство для автоматического контроля микропроцессоров по авт.св. Р 1104519, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности и помехоустойчивости контроля, в каждый канал контроля введен формирователь управляющих сигналов, состоящий из группы элементов И, элемента НЕ и элемента И, причем первые входы элементов

И группы подключены к выходным управляющим шинам эталонного микропроцессора, вторые входы элементов И группы и первый вход элемента И объединены и подключены к выходу генератора импульсов, а выходы — к стробирующему входу блока сравнения, второй вход элемента И через элемент НЕ соединен с выходом триггера готовности, выход элемента И соединен со стробирующим входом схемы сравнения.

2. Устройство по и. 1 о т л и— ч а ю щ е е с я тем, что схема сравнения содержит узел сравнения адресов и узел управляемой задержки, причем первая группа входов узла сравнения адресов образует второй вход схемы сравнения, вторая группа входов узла сравнения адресов и группа установочных входов узла управляемой задержки образуют первый вход схемы сравнения, выход узла сравнения адресов соединен с разрешающим входом узла управляемой задержки, синхровход которого является стробирующим входом, а выход — выходом схемы сравнения.

I264l82

Qua. 1

<ие3

1264182

Составитель ИЛазова

Техред1В.Вфдар, Корректор А.Знмокосов

Редактор И. Касарда

Заказ 5563/49 Тираж 671 Подпнс ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауиская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óìãîðîä, ул.Проектная, 4