Устройство для обмена информацией

Устройство для обмена информацией

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вьгаислительной технике и мсжет быть применено и вычислительных системах для обмена даннь&ш между микропроцессором (микроэвм) и внешними устройствами. Целью изобретения является повышение пропускной способности устройства и помехоустойчивости обмена. Поставленная цель достигается тем, что в устройство , содержащее блок приемопередатчиков , блок усилителей, дешифратор адреса, дешифратор команд и режимов, блок регистров внешних устройств, регистр выбора и регистр данных, введены регистр адресов, коммутаторы адреса ввода-вывода, ввода и вывода данных и блок гальванической развязки. 6 Ш1. (П С

СОКИ СОВЕТСКИХ

РЕСПУБЛИК

А1 (19) (!1)

t, ц11 4 G 06 F 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

М ь

° и

° °

ГОСУДМ СТВЕКНЫЙ КОМИТЕТ: СССР

ПО ДЕЛАН ИЗОБРЕТЕНИЙ И ОТКРЫТИ (21) 3862649/24-24 (22) 04.03.85 (46) 15. 10.86. Бюл. Ф 38 (72) М.Л.Максимов, В.П.Медведев, А.А.Гашеев и С.В.Вебер (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 737937, кл. G 06 Р 3/00, 1977, Авторское .свидетельство СССР

В 1173901, кл. G 06 F 13/14, 1984. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ (57) Изобретение относится к вычислительной технике и макет быть нрименено и вычислительных системах для обмена данными между микропроцессором (микроЭВМ) и внешними устройствами, Целью изобретения является повышение пропускной способности устройства и помехоустойчивости обмена. Поставленная цель достигается тем, что в устройство, содержащее блок приемопередатчиков., блок усилителей, дешифратор адреса, дешифратор команд и решимов, блок регистров внешних устройств, регистр выбора и регистр данных, введены регистр адресов, коммутаторы адреса ввода-вывода, ввода и вывода данных и блок гальванической развязки. б ил.

1 1264

Изобретение относится к вычислительной технике, в частности, к средствам микропроцессорного управления и может быть использовано в автоматизированных системах управления обработки информации и измерительных системах с применением микропроцессоров и/или 38М.

Цель изобретения — повышение пропускной способности устройства за счет обеспечения возможности выдачи информации одновременно в несколько внешних устройств, а также повышение помехоустойчивости обмена.

На фиг. 1 представлена блок-схема устройства, на фиг.2, — временные диаграммы работы устройства, на фиг.3— функциональная схема блока гальванической развязки, на фиг.4 — пример подключения устройства к внешним уст- 20 ройствам, на фиг.5 и 6 — блок-схемы алгоритмов работы устройства.

Устройство содержит (фиг.1) блок 1 приемопередатчиков, регистр 2 адре. сов, регистр 3 данных, дешифратор 4 адреса, регистр 5 выбора, дешифратор

6 команд и режимов, коммутатор 7 адреса ввода-вывода, коммутатор 8 вывода данных, коммутатор 9 ввода данных, блок 10 гальванической развязки, блок 30

11 регистров внешних устройств, блок

12 усилителей, шину 13-информационного входа-выхода устройства, шины 14 управляющего входа устройства и шину

15 синхронизирующего выхода устройс35 тва.

Блок 10 гальванической развязки содержит (фиг.3) оптроны 16, элементы НЕ 17, регистры 18, первые вход

19 и выход 20 и вторые вход 21 и выход 22.

Коммутаторы 7-9 и блок 11 содержит (фиг.4) оптроны 23, резисторы 24, элементы И-НЕ 25, входные усилители

26, выходные усилители 27, элементы

И 28, входные 29 и выходные 30 регистры внешних устройств.

Устройство работает следующим образом.

Обмен информацией осуществляется

50 под управлением процессора, подключенного к устройству по шинам 13-15.

Каждый цикл обращения процесса состоит из двух этапов: адресного и информационного (в данном примере с совмещенными шинами 13 адреса и данных).

Вывод информации осуществляется за три цикла обращения процессора, а ввод — за два цикла обращения. При

196 2 этом вывод одной и той же информации может быть осуществлен одновременно на несколько внешних устройств.

Вывод информации из процессора на внешние устройства осуществляется следующим образом.

Первый цикл работы устройства начинается с этапа, когда процессор выставляет сигналы "Адрес I" на шине 13 (фиг.1 и 2), которые через блок 1 поступают на дешифратор 4 (старшие разряды адреса) и на регистр 5 (младшие разряды адреса). Одновременно процессор вырабатывает на шины 14 сигнал

"Вх. синхр.", который через усилители блока 12 поступает на управляющий вход регистра 5. Происходит запись младших разрядов "Адрес 1" и сигнала дешифратора 4 в регистр 5, с выхода которого сигналы младших разрядов и сигнал, совпадения (сигнал "Устройство выбрано" (УВ)) поступают на вход дешифратора 6.

На втором этапе процессор выставляет на шине 13 сигналы "Данные 1", которые являются адресом для выбора внешних устройств. Эти сигналы через блок 1 поступают на входы регистра 2.

Одновременно процессор выдает на шины 14 сигнал ".Вывод", который через усилители блока 12 поступает на вход дешифратора 6, на входе которого уже имеются сигналы "УВ" и младшие разряды "Адреса (", Из этих сигналов дешифрируется сигнал "Запись T", который поступает на синхровход регистра 2 и производит запись "Данных 1" в регистр 2.

Второй цикл работы процессора вновь начинается с этапа выставления на шине 23 сигналов "Адреса IT.", отличающихся от сигналов "Адрес первого цикла младшими разрядами,и сигнала "Вх. синхр.", поступающего через блок 12 на управляющий вход регистра 5. По нему происходит запись младших разрядов и сигнала дешифратора 4 в регистр 5,, с выходов которого эти сигналы поступают на входы дешифратора 6.

На втором этапе этого цикла процессор выставляет сигналы "Данные ХТ" (являющиеся <информационными для внешних устройств), которые через блок поступают на вход регистра 3. Одновременно процессор выставляет на шины 14 сигнал "Вывод", поступающий через блок 12 йа вход дешифратора 6. есь из сигналов Вывод УВ и

3 1264 младших разрядов "Адреса II дешифрируется сигнал записи "Запись 2", поступающий на синхровход регистра 3.

По этому сигналу "Данные II" записываются в регистр 3 °

На третьем цикле выставляются сигналы "Адрес III", отличающиеся от предыдущих младшими разрядами, и все операции первого этапа повторяются аналогично операциям первых этапов 10 предыдущих циклов.

На втором этапе третьего цикла на шины 13 выставляются сигналы "Данные II". Одновременно на шины 14 выставляется сигнал "Вывод, поступаю- !5 щий на дешифратор 6, на выходе которого появляется сигнал "Вывод 1, который поступает на блок 10 и на управляющие входы коммутаторов 7 и 8.

По этому сигналу и по сигналу записи 20

"Запись 3", вырабатываемому блоком

10, происходит передача "Адреса II" и с некоторой аппаратной задержкой, получаемой от применения входных усилителей 26, соединенных с инфор- 25 мационными входами регистров 29 внеш- них устройств, передача "данных II" в регистры 29 внешних устройств. Одновременно с дешифратора 6 через блок 12 на процессор по шине 15 пере-щ цается сигнал "Вых. синхр.".

Устройство для обмена информацией, содержащее блок регистров — внешних устройств, блок приемопередатчиков, вход-выход которого является информационным входом-выходом устройства, а выход подключен к входу дешифратора адреса, информационному входу регистра данных и первому информационному входу регистра выбора, вторым информационным входом соединенного с выходом дешифратора адреса, а группой выходов — с первой группой входов дешифратора команд и режимов, блок усилителей, группа входов и выходов которого является группой управляющих входов и синхронизирующим выходом устройства, а группа выходов подключена к второй группе входов дешифратора команд и режимов и синхровходу регистра выбора, о т л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности устройства, в него введены регистр адресов, коммутатор адреса ввода-вывода, коммутатор вывода данных, коммутатор ввода данных и блок гальванической развязки, причем информационный вход регистра адресов подключен к выходу блока приемопередатчиков, информационный вход которого соединен с выходом коммутатора ввода данных, а управляющий вход — с управляющим входом коммутатора ввода данных, первым управляющим входом коммутатора адреса ввода-вывода, первым входом блока гальванической разРежим ввода информации из внешних устройств в процессор осуществляется следующим образом.

На первом этапе первого цикла на у5 шине 13 процессором выставляются сигналы "Адрес IV" старшие разряды которых через блок 1 поступают в дешифратор 4, а младшие разряды — на вход регистра 5. Одновременно на ши- 40 нах 14 вырабатывается сигнал "Вх. синхр.", по которому производится запись младших разрядов и сигнала дешифратора 4 в регистр 5. Сигналы младших разрядов и сигнал УВ посту-45 пают на входы дешифратора 6, На втором этапе выставляются процессором на шине 12 сигналы "Данные I" (адрес внешнего устройства), которые через блок 1 передаются на вход регистра 2 ° gp

Одновременно на шинах 14 вырабатыватт ее ется процессором сигнал Вывод, поступающий на вход дешифратора 6, на выходе которого формируется сигнал

"Запись 1", по которому "Данные записываются в регистр 2.

В начале второго цикла работы npoll цессора выставляются сигналы Адрес

196 4

V". Операции первого этапа второго цикла повторяются аналогично операциям первого цикла.

На втором этапе второго цикла процессором выставляется только сигнал

"Ввод, который через усилители блока 12 проходит на вход дешифратора 6, на выходе которого дешифрируется сигнал "Ввод 1", по которому происходит стробирование блока 1, коммутатора 9 и коммутатора 7, а также по сигналу

"Считывание", вырабатываемому блоком

10, стробирование регистров 30 внешних устройств блока 1 t Информация с регистров 30 заданных внешних устройств поступает через коммутатор 9 и блок 1 по шинам 13 в процессор.

Одновременно в процессор через блок

12 по шине 15 передается сигнал "Вых. синхр." с выхода дешифратора 6.

Ф о р м у л а изобретения

5 1264 вязки и первым выходом дешифратора команд и режимов, второй выход которого подключен к второму входу блока гальванической развязки, второму управляющему входу коммутатора адреса ввода-вывода и управляющему входу коммутатора вывода данных, а третий и четвертый выходы — соответственно к синхровходам регистра данных и регистра адресов, информационные выходы 10 которых подключены соответственно к информационным входам коммутатора вы19б вода данных и коммутатора адреса ввода-вывода, выходами соединенных соответственно с информационным и адресным входами блока регистров внешних устройств, выход которого и управляющие входы записи и чтения подключены соответственно к информационному входу коммутатора ввода данных и первому и второму выходам блока гальваиической развязки, -пятый выход дешифратора команд и режимов соединен с входом блока усилителей.

Уы . сиклер

1264 196

УетрайсатВо аи5мама

1264196

Составитель В.Вертлиб

Техред >.Ходанич Корректор В.Синицкая

Редактор И.Касарда

Заказ 5564/50 Тираж 671 Подписное

ВНИИПИ .Государственного комитета СССР

IIo делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. ужгород, ул. Проектная, 4