Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники. Цель изобретения - расширение области применения за счет обеспечения возможности обработки чисел, представленных дополнительным кодом. Устройство содержит регистры делимого и делителя , сумматор округления, умножитель. шифратор цифр частного, блок формирования частного, содержащий сумматор-вычитатель и регистр, блок управления , триггер знака делимого, две группы элементов сложения по модулю два, элемент сложения по модулю два и блок формирования очередного остатка, содержащий сумматор вычитатель. Сущность изобретения заключается в том, что для обработки операндов в дополнительном коде старшие (k ьЗ) разрядов делимого и делителя инвертируются в случае отрицательных операндов и используются для формирования К .разрядов частi ного, а схемы устройства настраи (Л ваются на определенный режим работы в .зависимости от знаков делимого и делителя. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЩЕЛИСТИЧЕСКИХ

РЕСПУБЛИН ((9) SU(Ii) А1 д1) 4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изОБРетений и ОткРытий

К А ВТОРСКОМЪ(СВИДЕТЕЛЬСТВУ (21) 3906535/24 — 24 (22) 07.06.85 (46) 23.10.86. Бюл. №- 39 (72) В.А.Анейчик, В.Ю.Иванов и А.M.Øåðñòoáoåâ (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹ 1086427, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР

¹- 802962, кл. G 06 F 7/52, 1978. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к области вычислительной техники. Цель изобретения — расширение области применения за счет обеспечения возможности обработки чисел, представленных дополнительным кодом. Устройство содержит регистры делимого и деЛителя, сумматор округления, ум.сожитель, шифратор цифр частного, блок формирования частного, содержащий сумматор-вычитатель и регистр, блок управления, триггер знака делимого, две группы элементов сложения по мо-. дулю два, элемент сложения по модулю два и блок формирования очередного остатка, содержащий сумматор вычитатель. Сущность изобретения заключается в том, что для обработки операндов в дополнительном коде старшие (k +3) разрядов делимого и делителя инвертируются в случае отрицательных операндов и используются для формирования K .разрядов частного, а схемы устройства настраиваются на определенный режим работы в .зависимости от знаков делимого и делителя. 2 ил.

1265763

Изобретение относится к вычисли. тельной технике и.может быть применено при разработке быстродействующих устройств деления, удобных для изготовления в составе больших интегральных схем.

Целью изобретения является расширение области применения устройства за счет обеспечения возможности обработки чисел, представленных дополнительным кодом.

На фиг. 1 изображена схема устройства для деления, на фиг. 2 схема блока управления.

Устройство для деления двоичных чисел (фиг.1) содержит и -разрядные регистры 1 и 2 соответственно делимого и делителя, блок 3 формирования частного, блок 4 управления, триггер 5 знака делимого (k+3) эле- ментов 6 сложения по модулю два первой группы (k

12 формирования очередного остатка.

Блок 3 содержит сумматор-вычитатель

13 и регистр 14, блок 12 — сумматорвычитатель 15.

Устройство имеет шину 16 значения "1", шину 17 пуска устройства и шину 18 числа тактов.

Блок 4 (фиг. 2) содержит генератор 19, счетчик,20, элемент ИЛИ 21 и элемент И 22.

Устройство для деления работает следующим образом.

Б исходном состоянии в регистре

1 хранится П -разрядный дополнительный код делимого, в регистре 2 — n

-разрядный дополнительный код делителя (предполагается, что пелимое и делитель — двоичные числа со знаком), в триггере 5 знак делимого, знак делителя — в старшем разряде

1 регистра 2 ° Регистр 14 в исходном состоянии обнулен.

С выхода регистра 1 старшие .(k+3) разрядов поступают на одну группу с входов элементов 6 сложения по модулю два, причем на другую группу выходов поступает знаковый разряд делимого с триггера 5, на выходах этих элементов 6 сложения по модулю два формируется обратный код (1+3) старших разрядов делимого, если делимое — отрицательное число, либо прямой код (1+3) старших разрядов делимого, если делимое — положительное число.

5 Старшие разряды делителя с второго по (k+3) é с выхода регистра 2 поступают на входы элементов 7 сложения по модулю два второй группы, на которых происходят аналогичные преобразования . На элемент 8 сложения по модулю два поступают знаки делимого и делителя с триггера 5 и старшего разряда регистра 2 соот— ветственно. На этом элементе 8 сложения по модулю два формируется знак получаемого частного (в зависимости от знака делимого и делителя), который поступает на входы управления сумматора-вычитателя 13 и сумматора20 вычитателя 15.

С выходов элементов 7 сложения по модулю два прямой код старших разрядов делителя с второго по (+3)-й поступает на вход сумматора

9 округления, в котором производится прибавление к (k+3) старшим разрядам делителя единицы в их младший разряд. Этим устраняется возможность получения в шифраторе 10 частного

ЗО с избытком. На входы шифратора 10 поступает (k+3) старших разрядов делимого с выхода элементов 6 сложения по модулю два и (1+3) разрядов ок-.. ругленного делителя с выхода сумматора 9, причем старший разряд (+3)разрядного кода округленного делителя принимает значение переноса из старшего разряда сумматора 9.

В шифраторе 10 формируется k --раз4р рядный прямой код частного, причем частное формируется путем деления усеченного делимого на усеченный делитель.

©

Абсолютная погрешность (разность

43 между значением частного, получаемого при делении vl -разрядных чисел и значением частного, получаемого при делении усеченных (k+3)-разрядных чисел) при этом находится в преде50 — (1с-1)

Ос (2

При этом значение -разрядного. частного, получаемого в шифраторе 10 цифр, частного, может быть либо ваву но значению к †разряд частного, получаемого при делении и -разрядных чисел, либо меньше на единицу младшего разряда с весом 2 (в

1265763 регистр .14. Таким образом, за (n -1) /

/(k-1) тактов работы устройства в регистре 14 сформировано h -разрядное частное в дополнительном коде.

5 Поскольку полученное таким образом частноГ может быть неточным, то может потребоваться коррекция полученных частного и остатка. Для этого из остатка, полученного в регистре

1, необходимо вычесть (прибавить) делитель, если полученное И -разрядное частное положительно (отрицательно).

Если в результате выполнения этой операции возникает перенос из старшего разряда (остаток по модулю меньше делителя), то полученное част. ное и остаток точные. Если переноса не возникает (остаток по модулю больше делителя), то частное и остаток неточные и их нужно скорректировать. В этом случае к полученному h -разрядному частному необходимо добавлять (вычесть) единицу, если частное положительно (отрицательно).

Точным значением остатка является результат вычитания (сложения) содержимого регистров 1 и регистра

ЗО 2, если частное положительно (отрицательно). дальнейшем будем говорить соответственно о точном и неточном значениях k -разрядного частного на выхо— де шифратора 10).

Полученное k -разрядное частное с выхода шифратора 10 поступает на входы множителя умножителя 11. На входы множимого умножителя 11 поступает П -разрядный дополнительный код делимого с выхода регистра 2.

В умножителе 11 формируется произведение П -разрядного делителя на

k -разрядное частное, причем, если делитель отрицательный, производится умножение в дополнительных кодах если делитель положительный, умножитель производит умножение в прямых кодах. Выбор операции осуществляется знаковым разрядом И -разрядного кода делителя . Сформированное в умножителе 11 произведение поступает на сумматор-вычитатель 15, с помощью которого формируется очередной остаток, который определяется как разность (сумма) содержимого регистра 1 и произведения, полученного в умножителе 11, если частное положительно (отрицательно). Знак частного формируется на элементе 8 сложения по модулю два.

Таким образом, в каждом такте работы устройства для деления двоичных чисел формируется остаток и -разрядное частное. Остаток,.полученный на выходе сумматора-вычита- 3 теля 15, со сдвигом на (k- 1) разрядов влево (в сторону старших разрядов) подается на информационные входы регистра 1. По заднему фронту импульса из блока 4 остаток заносит- 4б ся в регистр 1 и служит в следующем такте работы устройства в качестве делимого.

k -разрядное частное с выхода шифратора 10 поступает еще и в сумматор-4 вычитатель 13, в котором осуществляется корректировка частного, сформированного к данному такту. Коррекция частного производится путем прибавления (вычитания) к (h -k+1) младшим разрядам частиого, полученного к данному такту, I(-разрядного частного, полученнбго на текущем такте (причем корректирующей является стар» шая его цифра), если частное положительно (отрицательно). По заднему фронту импульса из блока 4 скорректированное частное записывается в

В блоке 4 управления в исходном состоянии счетчик 20 обнулен. При поступлении сигнала пуска по.шине

17 в счетчик 20 записывается (д -1) число тактов деления. Поскольку число тактов деления отлично от "0", то элемент ИЛИ 21 ус— танавливается в единичное состояние и тем самым открывается элемент И

22. Импульсы генератора 19 начинают поступать на выход блока 4, с выхода которого они поступают на входы управления записью регистров 1 и

14, а также на вход вычитания единицы счетчика 20. По заднему фронту импульса в счетчике 20 число тактов уменьшается на "1". После выполне(q -1) ния () тактов счетчик 20 обнулйется, элемент ИЛИ 21 устанавливается в нулевое состояние и элемент

И 22 закрывается. Таким образом, блок 4 переходит в исходное состояние.

1265

Формула изобретения

Устройство для,деления, содержащее регистры депимого и делителя, блок управления, сумматор округления, шифратор цифр частного, блок формирования частного, умножитель, блок формирования очередного остатка, первая группа информационных входов которого соединена с выходами регистра делимого, а вторая .группа 10 информационных входов — с выходами умножителя, информационные входы которого соединены с выходами шифратора цифр частного и регистра делителя, первая группа входов шифратора 15 цифр частного соединена с выходами сумматора округления, вход переноса которого соединен с шиной значения

"1" устройства, выходы шифратора цифр частного соединены с информационными 20 входами блока формирования частного, вход управления сдвигом которого соединен с выходом блока управления и входом управления записью регистра делимого, информационные входы которого соединены со сдвигом íà k раз рядов влево (L q — разрядность операндов) с выходами блока формирования очередного остатка, о т л и ч а ю щ е е с я тем, что, с целью 30 расширения области применения за счет обеспечения возможности обработ ки чисел, представленных дополнительным кодом, в него введены две . группы элементов сложения по модулю два, элемент сложения по модулю два и триггер знака делимого, блок формирования частного содержит сумматорвычитатель и регистр, а блок форми763 рования очередного остатка — сумматор-вычитатель, информационные входы и выходы которого являются информационными входами и выходами блока формирования очередного остатка, а управляющий вход соединен с управляющим входом сумматора-вычитателя блока формирования частного и с выходом элемента сложения по модулю два, первый вход которого соединен с первыми входами элементов сложения по модулю два первой группы и выходом триггера знака делимого, а второй вход — с первыми входами элементов сложения по модулю два второй группы и выходом пер— вого разряда регистра делителя, вторые входы элементов сложения по модулю два первой группы соединены с выходами разрядов с первого по (k+3) и регистра делимого, а выходы — с второй группой входов шифратора цифр частного,.вторые входы элементов сложения по модулю два второй группы соединены с выходами разрядов с второго по ((+2)-й регист. ра делителя, а выходы †. с входами разрядов сумматора округления, в блоке формирования частного выходы регистра соединены с информационными входами старших разрядов сумматора-вычитателя, выходы которого соединены с информационными входами регистра, вход управления записью которого соединен с входом управления сдвигом блока формирования частного информационные входы которого соединены с входами младших разрядов сумматора-вычитателя.

1265763

Фс а2

Составитель В.Березкин

Редактор И.Николайчук Техред В.Кадар Корректор А.Тяско

Заказ 5665/46 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. ужгород, ул. Проектная, 4