Многоканальное устройство тестового контроля логических узлов

Многоканальное устройство тестового контроля логических узлов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре тестового контроля и настройки логических узлов и блоков. Цель«изобретения - повышение достоверности контроля . Устройство содержит накопис:; тель тестов, блок управления, дешифратор , каналы контроля, в каждый из которых входят регистр коммутации, регистр данных, коммутатор, элемент сравнения, счетчик адреса, блок сравнения , элемент ИЛИ, элемент задержки , делитель времени, регистр меток времени. Устройство позволяет проводить контроль узла в соответствии с рабочей последовательностью временных циклограмм его реального функционирования . Вначале с накопителя тестов поступают данные о расположении входов-выходов контролируемого адреса , при этом открыты регистры коммутации , затем по тем же выходам пос (Л тупают сигналы установки контролируемого узла, тестовые слова и эталонные отклики. Время контроля заносится в делитель времени. 4 ил.

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„126577 б11 4 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3862634/24-24 (22) 01.03.85 (46) 23.10.86. Бюл. У 39 (72) А.Н.Пархоменко, В.В.Голубцов, Е.Г.Ершова и А.Е.Корняков (53) 681.3(088.8) (56) Авторское свидетельство СССР

11» 605216, кл . G 06 F 11/26, 1976.

Авторское свидетельство СССР

11 758157, кл. G 06 F 11/00, 1978. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ТЕСТОВОГО КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре тестового контроля и настройки логических узлов и блоков. Цельаизобретения — повышение достоверности контроля. Устройство содержит накопи" .. — . тель тестов, блок управления, дешифратор, каналы контроля, в каждый из которых входят регистр коммутации, регистр данных, коммутатор, элемент сравнения, счетчик адреса, блок сравнения, элемент ИЛИ, элемент задерж" ки, делитель времени, регистр меток времени. Устройство позволяет проводить контроль узла в соответствии с рабочей последовательностью временных циклограмм его реального функционирования. Вначале с накопителя тестов поступают данные о расположении

° входов-выходов контролируемого адреса, при этом открыты регистры коммутации, затем по тем же выходам поступают сигналы установки контролируемого узла, тестовые слова и эталонные отклики. Время контроля заносится в делитель времени. 4 ил.

1265778

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре тестового контроля и настройки логических узлов и блоков.

Цель изобретения — повышение достоверности контроля.

На фиг .1 представлена структурная схема устройства; на фиг.2 — схема блока управления, на фиг.3 — блоксхема делителя времени; на фиг.4— временная диаграмма работы устройства.

Устройство содержит накопитель 1 тестов с дешифратором 2 адреса, счетчик 3 адреса, контролируемый логический узел 4, блок 5 управления, делитель 6 времени,.регистр 7 меток времени, блок 8 сравнения, и каналов

9 контроля, каждый из которых содержит регистр 10 данных, регистр ll коммутации, коммутатор 12, элемент

13 сравнения, а также дешифратор 14, элемент ИЛИ 15 и элемент 16 задержки, Блок 5 управления (фиг.2) содержит триггер !7, формирователи 18-20 импульсов, элементы ИЛИ 21-23 и элемент 24 задержки.

Делитель 6 времени (фиг.3) содержит генератор 25 импульсов времени, делитель 26 времени и счетчик 27 времени.

Устройство работает следующим образом.

В исходном состоянии счетчик 3 адреса, регистр 7 меток времени, делитель 6 времени, триггер 17 блока 5 управления, регистр 10 данных и регистр 11 коммутации установлены в нулевое состояние.

При включении переключателя "Пуск" формирователь 18 вырабатывает одиноч ный импульс (фиг.4,Б), который через элемент ИЛИ 22 с первого выхода блока 5 управления (фиг.1 и 2) через элемент .ИЛИ 15 поступает на вход элемента 16 задержки и иа вход синхронизации дешифратора 2 адреса накопителя 1 тестов. Так как триггер 17 находится в нулевом состоянии, с четвертого выхода блока 5 управления поступает разрешающий потенциал, который открывает регистр 11 коммутации (фиг.4, Ж). Поэтому информация, считанная с 0-й ячейки памяти, поступает в регистр 1) коммутации. Этот же одиночный импульс, задержанный по времени элементом 24 задержки, с вто5 !

Таким образом, первый импульс за.носит в регистр 7 коэффициент деле-!

5 ния для меток времени генератора 25 времени„ а также информацию о входахвыходах проверяемого логического уз35

45

55

30 рого выхода блока 5 управления поступает на вход записи регистра 7 меток времени и на вход синхронизации регистра 10 данных. Так как на входе разрешения регистра 10 данных в это время присутствует запрещающий потенциал с прямого выхода триггера 17, в регистр 10 данных не поступает, а в регистр 7 меток времени поступает информация о дискретности меток времени при проведении проверки данного логического узла. ла 4 в регистр ll коммутации. Входные контакты проверяемого логического узла 4 подключаются через коммутатор 12 к регистру 1.0 данных, a выходные контакты объекта 4 контроля соединяются с элементом 13 сравнения.

Кроме того, счетчик 3 адреса устанавливается в состояние единицы, а в делитель 26 времени заносится коэффициент деления (дискретность меток времени) .

Положительный фронт первого одиночного импульса, поступая на вход формирователя 19 импульсов, вырабатывает второй одиночный импульс (фиг.4,В), который устанавливаеттриггер 17 в единичное состояние, запускает генератор 25 времени и производит считывание информации с 00.

01-й ячейки памяти, в которой хранится временная метка очередного тестового слова и тестовый набор установки в начальное состояние проверяемого логического узла 4. Этот тестовый набор обязателен для логических узлов, содержащих в себе элементы памяти, т.е. построенных на последовательностных схемах. Так как триггер

17 устанавливается в единичное состояние, тестовое слово установки проверяемого логического узла 4 поступает в регистр 10 данных (фиг.4,Д) и устанавливает объект 4 контроля в начальное состояние. Одновременно с. этим в регистр 7 поступает метка времени появления очередного тестового слова, которая с выходов регистра 7 поступает на соответствующие входы.блока 8 сравнения. Считывание этого слова происходит лишь в момент совпадения текущего значения метки времени, 1265778 формируемой в счетчике 27 времени, со значением метки времени, находящейся в регистре 7 меток времени. Задержанный элементом 16 задержки второй одиночный импульс устанавливает 5 счетчик 3 адреса в состояние 00...10, т.е. подготавливает считывание содержимого 000...10-й ячейки памяти.

При совпадении текущего времени с меткой времени очередного тестового слова на выходе блока 8 сравнения появляется импульс (фиг.4, К), который, поступая на вход формирователя

20 блока 5 управления, вырабатывает импульс (фиг.4,А), который с первого и второго выходов блока 5 управления поступает на дешифратор 2 адреса (фиг.4,И), на счетчик 3 адреса (фиг.4,3) и на входы синхронизации регистра 10 данных. При этом происходит считывание тестового слова с ячейки памяти 000...10 в регистр 7 меток времени и регистр 10 данных, счетчик 3 адреса с определенной задержкой (фиг.4,3) принимает значение

000...11, на входные контакты контролируемого логического узла 4 подаются через коммутаторы 12 входные воздействия, мгновенные выходные ре- 30 акции контролируемого логического узла 4 сравниваются на элементе 13 сравнения с их эталонными значениями, которые записаны в регистре 10 данных; Так как мгновенные реакции конт-15 ролируемого логического узла появляются не на всех выходах, что зависит от внутренней структуры логического узла, то на других выходах реакции могут появиться во временном интерва-4в ле, соответствующем второму, третьему и так далее тестовым слонам. Поэтому тестовые слова, записанные во второй области памяти накопителя тестов, имеют в первой области памяти 4 соответствующую временную метку, по которой производится считывание и подача тестовых воздействий и эталонные .выходных реакций в строгом соответствии с временной циклограм- SO мой работы конкретного логического узла 4. В первой области памяти поля тестов располагаются метки времени (i+1)-го тестового слова, т.е. на этапе контроля логического узла 4 по i-му тестовому слову регистр 7 меток времени уже содержит (i+1)-ю метку времени.

В случае несовпадения выходной реакции контролируемого логического узла 4 с ее эталонным значением на регистре 10 данных, соответствующий элемент 13 сравнения вырабатывает потенциал, который поступает на первый вход блока 5 управления и переводит триггер !7 в нулевое состояние, которое накладывает запрет на формирование последующих временных меток делителя 6 времени.

При совпадении выходных реакций контролируемого логического узла 4 с их эталонными значениями делитель

6 времени не останавливается и накапливает значения временных интервалов в счетчике 27 до момента совпадения его значения с временной меткой, хранящейся в регистре 7.

Дальнейшая проверка осуществляется аналогичным образом.

Разрядность первой области накопителя 1 тестов определяется соотношением

N = 1ogzg+3, где (— общее количество тестов для контроля логического узла;

1 — разряд, определяющий принад-лежность информации к тесто вому слову;

2 — разряд метки коэффициента деления интервалов времени;

3 — разряд, обозначающий код завершения контроля.

Разрядность второй области накопителя 1 тестов определяется количеством входов-выходов контролируемых логических узлов.

При дешифрации кода завершения контроля дешифратором 14 вырабатывается сигнал, который поступает в блок 5 управления и останавливает работу устройства.

Выходы элементов 13 сравнения могут быть выведены на индикацию, отсутствие индикации означает, что контролируемый логический узел 4 исправен.

В случае несовпадения выходных реакций контролируемого логического узла 4 с их эталонными значениями производится останов устройства, а по состоянию элементов 13 сравнения можно судить о номере несовпадающего выходного контакта.

Устройство позволяет проводить контроль логического узла в строгом соответстнии с рабочей последователь1265778 ностью временных циклограмм его реального функционирования.

Ф о р м у л а изобретения

Многоканальное устройство тестового контроля логических узлов, содержащее накопитель тестов, блок управления, дешифратор, и и каналов контроля (где и — число входов-выходов контролируемого логического узла), каждый из которых содержит регистр коммутации, регистр данных, .коммутатор, элемент сравнения, причем в каждом i-м канале контроля (i=1. ..,и), выход эталонного отклика регистра данных соединен с первым информационным. входом элемента сравнения, выход тестового воздействия регистра данных соединен с информационным входом коммутатора, управляющий вход которого соединен с выходом регистра коммутации, выход которого соединен с вторым информационным входом элемента сравнения и соответствующим входом-выходом контролируемого цифрового узла, при этом выходы элементов сравнения всех каналов контроля являются выходами признака ошибки устройства, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности контроля, устройство содержит счетчик адреса, блок сравнения, элемент ИЛИ, элемент задержки, делитель времени, регистр меток времени, а блок управления содержит три формирователя импульсов, элемент задержки, переключатель пуска, три элемента ИЛИ и триггер, причем вход первого формирователя им-. пульсов через переключатель пуска подключен к шине единичного потенциала устройства, выход первого формирователя импульсов соединен с первым входом первого элемента ИЛИ блока управления и через второй формирователь импульсов с первым входом второго элемента ИЛИ блока управле5

45 ния, с единичным входом триггера, входом пуска делителя времени и первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ блока управления и с вторым входом второго элемента ИЛИ блока управления, выход которого через элемент задержки блока управления соединен с входами синхронизации регистров данных всех каналов контроля и входом записи регистра меток времени, выходы элементов сравнения всех каналов контроля соединены с первым входом третьего элемента ИЛИ блока управления, второй и третий входы которого соединены с входом сброса устройства и выходом дешифратора, информационные входы которого соединены с выходами регистра меток времени, с первой группой входов блока сравнения и с информационными входами делителя времени, выходы которого соединены с второй группой входов блока сравнения, выход которого соединен через третий формирователь импульсов с вторым вхоДом первого элемента ИЛИ блока управления, выход третьего элемента ИЛИ блока управления соединен с нулевым входом триггера, прямой выход которого соединен с входами разрешения регистров данных всех каналов контроля, инверсный выход триггера соединен с входами разрешения регистров коммутации всех .каналов контроля, информационные входы всех регистров данных .и регистров коммутации всех каналов контроля соединены с выходами тестовой информации накопителя тестов, выходы поля времени которого соединень с информационными входами регистра меток времени, выход элемента ИЛИ соединен с входом синхронизации накопителя тестов и через элемент задержки,со счетным входом счетчика адреса, выходы которого соединены с адресными входами накопителя тесTOB a

1265778 еаза, Ф

Составитель А.Сиротская

Техред Я.Кодаиич Корректор В.Синицкая

Редактор Г.Волкова

Заказ 5666/47 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,r.ужгород,ул.Проектная,4

1265778

С pezucmpu 7

<блом 8 сраднения