Устройство для формирования интегральных характеристик модулярного кода

Устройство для формирования интегральных характеристик модулярного кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих цифровых устройствах для выполнения немодульных операций над числами, представленными в непозиционных системах счисления. Целью изобретения является расширение функциональных возможностей устройства за счет получения ранга, ядра и полиадического кода числа. Для этого устройство содержит информационные входы, входные регистры, блоки суммирования вычетов, сумматоры, корректор ядра числа, анализаторы индексов знаковых чисел, корректор ранга числа, регистры первой, второй и третьей цифр полиадического кода числа, счетчики, регистр поправки , выходы полиадического кода, выход поправки, выход ранга числа, выход ядра числа, два элемента задержки. Блок суммирования вычетов содержит функциональные преобразователи, регистры, сумматоры, элементы задержки, блок формирования числа переполнений. 2 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1266009 g4 НОЗМ7 18

С«, у 1 «, 1 ««»

«

I а

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

С5

С5

Ю

Ю сО

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3790474/24-24 (22) 14.09.84 (46) 23.10.86. Бюл. № 39 (71) Научно-исследовательский институт прикладных физических проблем им. A. Н. Севченко (72) А. А. Коляда (53) 681.325.53 (088.8) (56) Авторское свидетельство СССР № 637809, кл. G 06 F 5/02, 1977.Авторское свидетельство СССР № 1007098, кл. G 06 F 5/02, 17.07.81. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ИНТЕГРАЛЬНЫХ ХАРАКТЕРИСТИК МОДУЛЯРНОГО КОДА (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих цифровых устройствах для выполнения немодульных операций над числами, представленными в непозиционных системах счисления. Целью изобретения является расширение функциональных возможностей устройства за счет получения ранга, ядра и полиадического кода числа. Для этого устройство содержит информационные входы, входные регистры, блоки суммирования вычетов, сумматоры, корректор ядра числа, анализаторы индексов знаковых чисел, корректор ранга числа, регистры первой, второй и третьей цифр полиадического кода числа, счетчики, регистр поправки, выходы полиадического кода, выход поправки, выход ранга числа, выход ядра числа, два элемента задержки. Блок суммирования вычетов содержит функциональные преобразователи, регистры, сумматоры, элементы задержки, блок формирования числа переполнений. 2 ил.!

266009

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих цифровых устройствах для выполнения немодульпых операций над числами, представленными в непозиционных системах счисления.

Цель изобретения — расширение функциональных возможностей устройства за счет получения ранга, ядра и полиадического кода числа.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — структурная схема блока суммирования вычетов по модулю системы счисления.

Устройство содержит информационные входы 1.1, 1.2,...,1.к (к — — число оснований модулярной системы счисления), входные регистры 2.1, 2 2,..., 2 к. блоки 3.1, 3 2,..., 3 к — 1 суммирования вычетов cooTBeòñòвенно Ilo модулям m2, шз,...mj„сумматсры 4.1, 4.2,...,4 к — 2 по модулям m$, гп,ь...,m. соответственно, корректор 5 ядра числа, анализаторы 6.1, 6.2,...,6.к — 2 индексов знаковых чисел, корректор 7 ранга числа, регистры

8.1, 8.2, 8.3 соответственно первой, второи и третьей цифр полиа1ического кода числа, счетчики 9.1,...,9 (к --1) соответственно по модулям ш1, шг„...,ш, регистр 10 поправки, выходы 11.1, 11.2,...,11.K полиадического кода, выход !2 поправки, выход !3 ранга числа выход 14 ядра числа, первый 15.1 и второй

l5.2 элементы задержки.

Блок З.i суммирования вычетов по модулю п1, содержит функциональные преобразователи 16.1,16.2,...,16.r (г= — ) — - (), регистры

17, сумматоры 18 по модулю m,, элементы

19 задержки и блок 20 формирования числа переполнений.

Устройство работает следуюп1им образом.

Модулярный код (а, а,..., аt() исходного числа А {0,1,...,М вЂ” 1}, где аt= —— /А/,„, (i=—

1,2,...,к); m; — - основания системы; М=-к

=l 1 гп,, через входы устройства 1.1, 1.2,..., $=1 !.к принимается во входные регистры 2.1, 2.2,...,2.к, после чего начинается операция формирования интегральных характеристик модулярного кода числа А. Остаток аt, совпадающий с первой цифрой полиадического кода числа, подается с выхода регистра

2.1 в элемент 15.1 задержки, представляющий собой цепочку из Т =)log; к (последовательно соединенных регистров, и через Т тактов появляется на выходе элемента 15.1 задержки. На (Т+1) такте он заносится в регистр 8.1. Остатки аt а..., ау с выходов регистров 2.1, 2.2,...,2.к подаются на соотзетствующие входы блоков 3.2„,. З.к — 1 суммирования вычетов по модулям гп, ша,..., гп, соответственно, выполненных tto конвейерной схеме.

С помощью функциональных преобразователей 16.!, 16.2,...,16.ã (r= )1(, 1== 2, 3,..., к), представляющих собой ПЗУ емкостью 2 > слов (j= 1,2,...,г) разряд, 6,, +-6z ностью 1+!1, бит, формируются пары вычетов

W;(apj и cc2j):= (ItI,(x2 t)+ q,(àö) Im„ — (q;(az, t) + qi (а,) ) ), 10 m( где

=1,2,...,i;

М

М—

mj

Суммирование вычетов q;(at), q,(à ),..., q;(,) продолжается в сумматорах 18 с переполнением. Промежуточные результаты на каждом такте заносятся в регистры 17.

Полученная по истечении ) logqi (-го такта величина поступает на вход элемента 19 задержки, состоящего из цепочки из Т- (log i) регистров, и на Т-м такте появляется на первом выходе блока Зл. Одновременно на выходе блока

20 формирования числа переполнений, являющемся вторым выхсдом блока Зл, формируется число р; переполнений, прошедших в ходе проведенного суммирования.

Величина qp, представляющая собой вторую цифру полиадического кода числа А, с первого выхода блока 3.1 передается в регистр 8.2, а вел ичинар-t и т1, с второго вы40 хода блока З.i-— - 1 и первого блока Зл поступают соответственно на первый и второй входы сумматора 4.i — 2 (= 3, 4,.,к), на первом выходе которого формируется оценка а;=

= — {р, + т1,"!ш;, на втором выходе — признак

8= ь;6;, где со;= 1 при наличии переполнения при суммировании; о1;= 0 при отсутствии переполнения; о; — признак, формируемый на третьем выходе суматоров 4.2,...,4 к — 3; о,=- l в случае, если сумма раьна вычету

m,,— 1, о,= 0 в остальных случаях. Величина л аз совпадает с третьей цифрой полиадического кода числа А и поэтому подается в регистр 8.3 непосредственно. Оценки а; (i=

=4, 5,..., к) подаются на информационные входы счетчиков 9л соответственно. Признаки S; и Ь; с выходов сумматора 4л — 2 подаются на соответствующие входы анализаторов 6л — 3,...,6.к — 2 (1= 4,5,...,к). Признак

S$ подается также через элемент 15.2 задержки на счетный вход счетчика 9.1. На выхо1266009 де анаизатора б 1 — 2 формируется поправка

i-го порядка

6;= S.\/ Ю вЂ” I V ° ° \/6(6i — I," М4 З, которая поступает на счетный вход счетчика 91+1 (i= 4,5,6,...,к — 1).

Поправка 8» с выхода анализатора б.к — 1 передается в регистр 10 поправки, а также подается на первые входы корректоров 5 и 7 ядра и ранга числа, на вторые входы которых поступают соответственно величины q» и р». В результате коррекции в

A Л счетчиках 9; получают i-ые цифры полиадического кода а;= I а;+ 9; 1 m;. В корректоре 5 определяется ядро числа т = т1» — m» 0» в корректоре 7 — ранг р= р»+ О» числа А.

Полученные интегральные характеристики исходного модулярного кода aI, а2,..., а», 0», р-и т) снимаются с выходов 11.1, 11.2,...,11,», 12, 13 и 14 соответственно.

Благодаря конвейерной структуре предлагаемого устройства формирование интегральных характеристик каждого последуюшего числа может быть начато после одного такта выполнения операций по формированию интегральных характеристик предыдущего числа.

Формула изобретения

Устройство для формирования интегральных характеристик модулярного кода, содержашее к входных регистров (к число модулей системы), входы которых являются входами устройства, (к — 2) блоков суммирования вычетов по модулям гп2, гпту,...,m» I, соответственно, анализатбр индексов знаковых чисел и регистр поправки, выход которого является выходом поправки устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет получения ранга, ядра и полиадического кода числа, в него введены первый и второй элементы задержки, дополнительный блок суммирования вычетов по модулю m», (к — 2) сумматоров по чисел соответственно, (2j — 1)-й и 2Е-й входы

i-го анализатора индексов знаковых чисел подключены соответственно к второму выходу j-го и третьему выходу (1+1)-го сумматоров для всех j= 1, 2,..., i+1, (= 1,2,..., i, i=1,2,..., к — 3.

40 модулям ma,..., m» соответственно, корректор ядра, (к — 4) дополнительных анализаторов индексов знаковых чисел, корректор ранга, регистры трех младших цифр полиадического кода и (к — 3) счетчиков по модулям m4, ms °, m», выходы которых явля ются выходами полиадического кода устройства, выход корректора ядра является выходом ядра устройства, а-выход корректора ранга числа — выходом ранга устрой10 ства, выход первого входного регистра через первый элемент задержки соединен с входом регистра первой младшей цифры полиадического кода, j-й вход блока суммирования вычетов Ilo модулю m„подключен к выходу

j-ro входного регистра (где i= 2,3,..., К;

j= 1, 2,..., i), первый выход блока суммирования вычетов по модулю т2 подключен к входу регистра второй младшей цифры полиадического кода, первый и второй входы i-го сумматора по модулю т;+2 (i= 1,2,..., К вЂ” 2) подключены к второму и первому вы, ходам блоков суммирования вычетов по модулям m I и гп;+ соответственно, первый и второй выходы блока суммирования вычетов по модулю m» подключены к вторым входам корректоров ядра и ранга числа соответственно, первые входы которых и вход регистра поправки обьединены и подключены к выходу (K — 3) -го анализатора индексов знаковых чисел, первый выход первого сумматора по модулю m3 подключен к входу регистра третьей младшей цифры полиадического кода, а его второй выход через второй элемент задержки подключен к счетному входу первого счетчика по модулю m„ первый вход i- ãî сумматора по модулю гп;+ (i= 2, З,...,К вЂ” 2) подключен к информационному входу счетчика по модулю гп;+2, 35 счетныи вход счетчика по модулю т;+2 (i= 3, 4,..., К вЂ” 2) подключен к выходу (i — 2) -го анализатора индексов знаковых

1266009

Составитель О. Неплохов

Редактор О. Головач Техред И. Верес Корректор И.Муска

Заказ 5682/58 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4