Устройство для контроля микропроцессорных программных блоков

Устройство для контроля микропроцессорных программных блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам тестового контроля логических блоков. Целью изобретения является поввшение быстродействия.Устройство содержит генератор тактовых импульсов 1, делитель 2 частоты, селектор-мультиплексор 3, эталонный блок 4, проверяемый блок 5, блок 6 памяти контрольной прюграммы, первый блок 7 сравнения, второй блок 8сравнения , селектор 9 сигналов по длительности , блок 10 управления индикацией , блок 11 индикации, блок 12 контроля хода программы, регистр 13 адреса подпрограммы, блок 14 задания режимов, два селектора-мультиплексора 15,16, элемент ИЛИ 17.4 ил. (Л с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

09) (11) (50 4 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCKOMY CBNQETEllbCTBY.йннрсиизацоя .

Фиг,1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3569506/24-24 (22) 30.03.83 (46) 30.10.86. gran. ) - 40 (72) А.С.Галуза, Т.В.Стальнова, Б.И.Донских и В.П.Лисинецкая (53) 681.3 (088 ° 8) (56) Авторское свидетельство СССР

В 605216, кл. G 06 F 11/00, 1975.

Авторское свидетельство СССР

N- 661552, кл. G 06 F 11/00, 1976.

Авторское свидетельство СССР

И - 633019, кл. G 06 F 11/00, 1975. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНЫХ ПРОГРАММНЫХ БЛОКОВ (57) Изобретение относится к вычислительной технике, в частности к устройствам тестового контроля логических блоков. Целью изобретения яв- ляется поввпиение быстродействия.Устройство содержит генератор тактовых импульсов 1, делитель 2 частоты, селектор-мультиплексор 3, эталонный блок 4, проверяемый блок 5, блок 6 памяти контрольной программы, первый блок 7 сравнения, второй блок 8сравнения, селектор 9 сигналов по длительности, блок 10 управления индикацией, блок 11 индикации, блок 12 контроля хода программы, регистр 13 адреса подпрограммы, блок 14 задания режимов, два селектора-мультиплексора 15,16, элемент ИЛИ 17.4 ил, 1267424

Изобретение относится к вычислительной технике, в частности к устройствам тестового контроля логических блоков.

Целью изобретения является: повышение быетродействия.

На фиг.1 приведена структурная схема устройства; на фиг. 2 — вариант селектора 9 для положительных сигналов; на фиг. 3 — вариант пост- 1О роения блока 12 контроля хода программы; на фиг. 4 — вариант схемы блока 10 управления индикацией.

Устройство содержит генератор 1 тактовых импульсов, делитель 2 частоты, селектор-мультиплексор 3, эталонный блок 4, проверяемый блок 5, блок 6 памяти контрольной программы, первый блок 7 и второй 8 блоки сравнения, селектор 9 сигналов по 20 длительности, блок 10 управления индикацией, блок 11 индикации, блок

12 контроля хода программы, регистр

13 адреса подпрограммы, блок 14 за.дания режимов, селекторы-мультиплек- 25 соры 15 и 16, элемент ИИ 17, выход "Синхронизация".

Селектор 9 сигналов по длительности (фиг.2) содержит вход 18 селектора, диод 19, резистор 20, конденсатор 21, пороговый элемент 22, выход 23.

Блок 12 контроля хода программы (фиг.З) содержит выход 24 прерывания, вход 25 сигнала ошибки, адресный вход 26 проверяемого блока, адресный вход 27 эталонного блока,, входы 28 и 29 начала работы блока задания ре жима, коммутатор 30, элемент И 31, де- шифратор 32, триггеры 33 — 35, индикатор 36 первой ошибки, индикатор 37 второй ошибки, индикатор 38 годности.

Блок 10 управления индикацией (фиг.4) содержит элементы И 39, 40 и элемент ИЛИ 41, Генератор 1 импульсов, делитель 2 частоты и селектормультиплексор 3 обеспечивают тактирование эталонного и проверяемого блоков на низкой-высокой частотах.

Управление селектором-мультиплексором 3 осуществляется блоком 14 задания режимов работы.

Эталонный и проверяемый блоки 4, 5 представляют собой программные устройства типа процессора или микропроцессора.

Входы и выходы блоков 4 и 5 имеют следующее назначение: вход тактовых сигналов, соединенный с выходом селектора-мультиплексора 3; вход первой магистрали данных, соединенный с выходом блока 14 задания режимов работы (в данном устройстве используется для приема разрядов начального адреса программы с блока 14, в реальных устройствах обработки данных используется для приема данных от абонентов); вход второй магист-, рали данных, соединенный с выходом регистра 13 адреса подпрограммы (в устройствах обработки данных используется для приема данных с оперативного запоминающего устройства);вход разрядов команд, соединенный с блоком 6 памяти контрольной программы; вход прерывания, соединенный с блоком 12; выход магистрали, включающей группы информационных выходов, импульсных и потенциальных сигналов, соединенный с селекторами-мультиплексорами 15 и 16; выход адресной магистрали, соединенной с блоком 12 контроля хода программы с селектороммультиплексором.

Блок 6 памяти контрольной программы предназначен для хранения программы контроля. Для считывания содержимого определенной ячейки блока 6 на его вход подается с блока 4 адрес ячейки.

Блок 7 сравнения совместно с элементом ИЛИ 17 выполняет функцию схемы сравнения одноименных выходных сигналов блоков 4,5. котоэая выдает общий сигнал при несравнении любой пары сигналов ° Кроме того, результат поразрядного сложения выдается с блока 7 на блок 11 индикации.

Блок 8 сравнения осуществляет сравнение текущего адреса контрольной программы с заданным на блоке 14 задания режимов адресом сиихронизации и выдачу сигнала сравнения на блок 10 управления индикацией °

Селектор 9 сигналов по длительности пропускает на выход только те сигналы, длительность которых превышает заданную. При сигналах короткой длительности конденсатор 2! не успевает зарядиться до уровня, достаточного для срабатывания порогового элемента 22. Диод 19 обеспечивает ускоренный разряд конденсатора 2!после окончания сигнала.

Блок 11 индикации осуществляет индикацию адреса ошибки, а также результата поразрядного сложения одно1267424

55 именных выходных сигналов 4 и 5 по адресу ошибки или заданному адресу синхронизации.

Блок 4 2 контроля хода программы реагирует на сигнал ошибки с селектора 9 и фиксированные адреса программы: адрес подпрограммы ошибки и конечный адрес программы. Возможный вариант построения блока 12 приведен на фиг.3, При поступлении по входу

25 сигнала ошибки включается триггер

33 через элемент И 31. С выхода триггера 33 сигнал поступает на индикатор первой ошибки для индикации непа равильной работы проверяемого блока

5, С элемента 31 (выход 24) выдается также сигнал прерывания для блоков

4 и 5, по которому запускается программа прерывания. Если по входу 29 с

- блока 14 сигнал отсутствует, то сигнал ошибки через элемент И 31 не проходит, что дает возможность анализировать отработку участков контрольной программы после ошибки, Дешифратор 32 опознает адрес подпрограммы ошибки и адрес конца контрольной программы по содержимому адресной магистрали 26 или 27 (в зависимости от состояния входа 28, который управляет выбором направления коммутации).

При обнаружении адреса подпрограммы ошибки сигналом с дешифратора 32 включается триггер 34, выход которого индицируется индикатором второй ошибки. При обнаружении адреса конца программы с дешифратора 32 включается триггер 35, что приводит к тому, что индикатор 38 годности индицирует годность проверяемого блока.

Блок 10 в зависимости от заданного на блоке 14 режима работы йоомт рует сигнал ввода информации на блок 11 индикации либо по сигналу .несравнения с блока 8.

Регистр 13 адреса подпрограммы хранит начальный адрес текущей подпрограммы.

Блок 14 режимов работы представляет собой набор тумблеров, задающих режим работы устройства. Выходы блока 14 имеют следующие функциональные назначения: первый выход, связанный с входами блоков 4 и 5, предназначен для задания начального адреса контрольной программы; второй выход,связанный с входом селектора-мультиплексора 3, предназначен для разрешения тактирования блоков 4 и 5 на высокой и низкой частоте; третий выход,свя 10

3S

45 занный с входом блока 12 контроля хода программы, предназначен для задания режима контроля, четвертый и пятый выходы, связанные с селекторами 15 и 16 соответственно, задают коды направления коммутации; шестой, выход предназначен для задания адре-. са синхронизации на вход блока 8; седьмой выход задает блоку 10 режим индикации.

Селекторы-мультиплексоры 15 и 16 осуществляют коммутацию группы выходных сигналов соответственно проверяемого и эталонного блоков на блок 7 поразрядного сложения.

Устройство работает следующим образом.

Принцип контроля проверяемого блока основан на сравнении его выходных сигналов с выходными сигналами эталонного блока в процессе синхронной обработки обоими блоками контрольной программы.

Контрольная программа представляет собой совокупность подпрограмм, каждая из которых проверяет правильное выполнение определенной группы команд (операций). Правильность результата проверяется сравнением фактического результата с предварительно заданным (эталонным) результатом.

При сравнении результатов выполняется очередная подпрограмма, при несравнении осуществляется переход на подпрограмму "Ошибка".

В начале подпрограммы производится засылка начального адреса подпрограммы в регистр 13, после чего выполняется группа проверяемых команд и проверяется правильность результата.

Затем в один из оперативных регистров контролируемого. процессора засылается программный адрес блока команд проверки правильности результата, что в дальнейшем потребуется для индикации адреса программы обнаружения ошибки.

11одпрограммы "Ошибка" и "Прерывание" представляют собой последовательность операций пересылок содержимого внутренних (оперативных) регист- ров контролируемого процессора. В конце подпрограммы производятся занесение содержимого регистра 13 адреса подпрограммы в счетчик команд, что обеспечивает возврат на подпрограмму, обнаружившую ошибку.-Как будет показано ниже, аппаратная часть устройст5 12674 ва обеспечивает возможность индикации результата выполнения операции по любому адресу программы, поэтому введенные пересылки в подпрограмму

"Ошибка" дают возможность индикации

5 содержимого внутренних регистров процессора на момент ошибки.

Запись адреса подпрограммы в регистр 13 осуществляется по шине данных блока 4 одной из операций пересылки информации из состава операций блоков 4 и 5 (например, операцией пересылки константы, значение которой соответствует адресу начала подпрограммы). Пересылка информации в регистр 13 сопровождается наличием сигнала на одной из адресных цепей блока 4. Только при наличии этого сигнала, информация вводится: в регистр 13.

Проверка работоспособности объекта производится на двух частотах: высокой (рабочей) и более низкой, кратной рабочей. Это обусловлено тем,что на высокой частоте тактирования на селекторе 9 сигналов по длительности неразличимы достоверные и ложные сигналы несоответствия из-за малой длительности выходных сигналов.

На первом этапе проверка объекта производится на низкой частоте.

Перед началом испытаний на блоке

14 задания режимов устанавливаются коды начального адреса контрольной программы и разрешения селекторов

15 и 16 для первой группы одноименных сигналов испытуемого и эталонного блоков. По нажатию кнопки Пуск" (не показано) блоки 4 и 5 начинают выполнение контрольной программы с адреса, установленного на шине блока

14 режимов.

Блок 7 сравнения, выполняя поразрядное сложение по модулю два, выдает по каждому из разрядов единичный сигнал при несовпадении значений входных сигналов соответствующих разрядов, т.е. в моменты несравнения пар входных сигналов. Элемент 17 KIH объединяющий выходы всех разрядов блока 7 сформирует общий сигнал несравнения при несравнении любой пары входных сигналов блока 7. Общий сигнал несравнения, если его длительность превышает допустимую длитель55 ность ложных несравнений, проходит через селектор 9 сигналов по длительности на блоки 10 и 12 в качестве сигнала ошибки. Если длительность об24 Ь щего сигнала несравнения меньше допустимой, то он не пропускается селектором 9 сигналов по длительности..

Блок 10 по сигналу ошибки формирует сигнал ввода результата поразрядного сравнения и текущего адреса программы в блок 11.

Блок 12 контроля хода программы по сигналу ошибки включает индикатор первой ошибки и выдает сигнал прерывания на блоки 4 и 5, по которому запускается программа, где произ— водится занесение содержимого регистра 13 (начальный адрес текущей подпрограммы) в счетчик команд, за счет чего происходит зацикливание на подпрограмме, которая порождает сигнал ошибки, Если ни в одной из подпрограмм не сформируется сигнал ошибки, то контрольная программа доходит до конечного адреса, который опознается блоком 12 контроля хода программы и формирует сигнал годности. При зацикливании (в случае обнаружения ошибки) выполнение остальной части контрольной программы можно проверить, установив на блоке !4 начальный адрес, следующий после зациклившейся подпрограммы, После проверки первой группы сигналов блоков 4 и 5 проверяется аналогично выполнение контрольной программы для остальных групп сравниваемых сигналов, которые подключаются через селекторы !5 и 16 к блоку 7 по сигналам разрешения с блока 14 режимов„

Место неисправности определяется по диагностическому словарю в соответствии с информацией, отображаемой блоком 11 индикации. Кроме того, зацикливание програмж на небольшом участке дает возможность контроля в динамическом режиме выходных сигналов отдельных элементов проверяемого блока 5 с помощью осциллографа или другого прибора для более точной локализации неисправности.

Часто бывает, что причина неисправности возникает раньше момента обнаружения неисправности, и имеется необходимость в определении состояния эталонного и проверяемого блоков в предшествующие ошибке моменты времени. Дпя этого в блоке 14 задания режимов включается тумблер, задающий блоку 10 режим индикации по сигналу сравнения с блока 8, В этом случае на блоке 14, выбрав необходимый адl0

7 12674 рес программы в качестве адреса синхронизации и отключив один из селекторов 15 или 16, можно вывести на индикацию в блоке 11 по набранному адресу группы сигналов эталонного (при отключении селектора 15) или проверяемого {отключен селектор 16) блоков. Так, если на блоке 14 зада— ния режимов включить разрешение первой группы сигналов, только для селектора-мультиплексора 15 (для селектора 16 разрешение не включать), то на выход блока 7 будет транслировать ся первая группа сигналов блока 5, поскольку на вход блока 7 поступает информация только с селектора 15 и результат поразрядного сложения будет равен входному коду. В момент формирования импульса блоком 8 сравнения, т.е. в момент сравнения теку- 20 щего адреса программы и набранного на блоке 14 задания режимов, с блока

10 выдается сигнал, по которому информация с блока 7 (в данном случае группа из сигналов блока 5) вводит- 2 ся в блок 11 индикации. Сигнал сравнения с блока 8 может использоваться также для синхронизации осциллографа, с помошью которого можно исследовать сигналы элементов проверяе. мого блока 5 в любом месте программы, !

Второй этап проверки объекта проводится на высокой рабочей частоте.

В этом режиме работа объекта контролируется блоком 12 без учета сигнала ошибки с селектора 9 путем анализа адресных выходов 26 блока 5 . При этом запрещение ошибки и подключение

40 адресных входов 26 для анализа в блоке 12 проводится по сигналам 29 и 28 соответственно с блока 14 режимов. При неправильном выполнении отдельных операций проверяемым блоком, 45 что обнаруживается программным сравнением в блоке 5 получаемых результатов с заранее заданными, блок переходит на выполнение подпрограммы ошибок, Блок 12 контроля хода программы обознает адрес подпрограммы ошибки

50 и индицирует вторую ошибку. Подпрограмма "Ошибка" организует зацикливание программы также, как и программа "Прерывание". При правильной работе проверяемого блока 5 программа доходит до конечного адреса и включает индикатор годности. Остальные блоки устройства на втором этапе ра24 8 ботают идентично первому этапу. Для повышения достоверности контроля можно, задав на блоке 14 для блока 10 условие индикации по сигналу сравнения с блока 8 и набирая в качестве адреса синхронизации адреса контрольных точек программы, убедиться по показаниям блока ll индикации в прохождении программы в этих контрольных точках.

На первом этапе проверки (на низкой частоте) блок 12 также опознает адрес подпрограммы ошибки и за счет этого могут выявляться неисправности, которь1е не проявляются на выход- ных сигналах, что повышает достоверность контроля.

С помощью блока 12 контроля хода программы и блока 11 индикации возможна проверка работоспособности предлагаемого устройства (самопроверка) без проверяемого блока 5, что необходимо после изготовления устройства, при ремонте и периодических проверках. Проверка производится аналогично описанной проверке на высокой частоте с тем отличием, что производится анализ выходов 27 блока 4.

При этом блок 12 контролирует ход программы, за счет чего проверяется большинство операций, связанных с преобразованием информации и внутренними пересылками. Проверка выходных сигналов осуществляется визуально на блоке ll индикации в определенных адресах программы, которые задаются блоком 14 задания режимов.

Формула изобретения

Устройство для контроля микропроцессорных программных блоков, содержащее генератор тактовых импульсов, эталонный блок, первый блок сравнения, блок индикации, причем выходы блока сравнения соединены с группой информационных входов блока индикации, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены делитель частоты, первый, второй и третий селекторы-мультиплексоры, блок памяти контрольной программы, второй блок сравнения, селектор сигналов по длительности, блок управления индикацией, содержащий первый и второй элементы И и элемент ИЛИ, регистр адре- . са подпрограммы, элемент ИЛИ, блок задания режимов и блок контроля хода

12б7424 программы, причем выход генератора тактовых импульсов соединен с первым информационным входом и через делитель частоты — с вторым информационным входом первого селектора-мульти5 плексора, выход которого соецинен с тактовыми входами эталонного и прове ряемого блоков, выход начального адреса программы блока задания режимов соединен с входами установки началь- ц ного адреса эталонного и проверяемого блоков, выход начала работы блока задания режимов соединен с управляющим входом первого селектора-мультиплексора, информационный и адресный выходы проверяемого блока соединены соответственно с первым и вторым ин- формационными входами второго селектора-мультиплексора, выход которого соединен с первым входом первого бло- О ка сравнения, адресный и информационный выходы эталонного блока соединены соответственно с первым и вторым информационными входами третьего селектора-мультиплексора, выход которо- 25 го соединен с вторым входом первого блока сравнения, адресный вьгход эталонного блока соединен с входом записи регистра адреса подпрограммы, с первым входом второго блока сравнения, с первым ин.— формационным входом блока. индикации и с адресным входом блока памяти контрольной программы, выход которого соединен с входами команд эталон35 ного и проверяемого блоков,, информационный выход эталонного блока соединен с информационным входом регистра адреса подпрограммы, информационный выход которого соединен с адресными входами эталонного и проверяемо— го блоков, первый и второй выходы определения направления коммутации блока задания режимов соединены с первыми управляющими входами второ15 го и третьего селекторов-мультиплексоров соответственно, адресный выход и выход разрешения индикации блока заданий режимов соединеньг соответственно с вторым входом второго блока сравнения и с первым входом первого элемента И и с инверсным входом второго элемента И блока управления индикацией, выход элемента ИЛИ блока управления индикацией соединен с управляющим входом блока индикации, выход второго блока сравнения соединен с вторым входом первого элемента

И блока управления индикацией и является выходом ошибки устройства,вы-. ходы первого блока сравнения соединены с входами элемента ИЛИ, выход которого через селектор сигналов по длительности соединен с прямым входом второго элемента И блока управления индикацией, выходы первого и второго элементов И блока управления индикацией со динены с входами элемента ИЛИ, блок контроля хода программы содержиг коммутатор, элемент И, дешифратор, первый, второй и третий триггеры, индикатор первой ошибки, индикатор второй ошибки и индикатор гоцности, причем выход начала работы блока задания режимов соединен с первым входом элемента И и с управляющим входом коммутатора, выход которого соединен с входом дешифратора, первый и второй выходы которого соединеггь с единичными входами соответственно первого и второго триггеров,, выхсд элемента И соеди нен с единичным входом третьего триг. гера блока контроля хода программы, входами прерывания эталонного и проверяемого блоков, адресные выходы эталонного и проверяемого блоков соединены соответственно с первым и вторым информационными входами коммутатора блока контроля хода программы, выхоцы первого, второго и третьего триггеров блока контроля хода программы соединены соответственно с индикатором годности, входбм индикатора первой ошибки, входом индикатора второй ошибки, выход селектора сигналов по длительности соединен с вторым входом элемента И блока контроля хода програмил.

1267424

1267424

Составитель И.Сигалов Техред А.Кравчук

Редактор Т.Парфенова

Корректор Л.Патай

Закаэ 5777/48 Тираж б71

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Подписное

Проиэводственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4