Спектральный анализатор случайных сигналов

Спектральный анализатор случайных сигналов

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„90„„1269048 А 1 (51)4 G 01 R 23/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3696111/24-2! (22) 27,01.84 (46) 07.11.86. Бюл. Ф 41 (72) И.В. Роменский и В.И, Роменский (53) 621.3!7.437(088.8) (56) Домарацкий А.Н. и др. Многоцелевой статистический анализ случайных сигналов. Новосибирск: -Наука, 1975, рис.15.17. (54) СПЕКТРАЛЬНЫЙ АНАЛИЗАТОР СЛУЧАЙНЫХ СИГНАЛОВ (57) Изобретение относится к области специализированных средств вычислительной техники, предназначенных для измерения характеристик случайных сигналов. Может быть использовано при классификации аналоговых сигналов на основе определения коэффициентов разложения спектральной плотности случайного процесса по базисной системе ортонормированных на интервале (О,TJ функций Хаара. Цель изобретения — повышение быстродействия.

Для достижения поставленной цели в устройство, содержащее нормализатор 1, блок 3 умножения, блок

9 управления, аналого-цифровой преобразователь 10, блок 15 фиксирующих элементов, накапливающий сумматор 16, введены блок 4 интеграторов, блок 5 вычитателей, аналоговый коммутатор 8, функциональный блок 18, масштабный блок 6, умножитель 17, блок 11 памяти, инвертор 14, масштабно-суммирующий блок 13, интегратор

7, квадратор 12, блок 2 апериодических звеньев первого порядка. Достижение цели обеспечивается путем уменьшения времени измерения спектральной плотности и получения аналитического представления измеряемой функции на основе определения коэффициентов разложения указанной функции по базисной системе ортонормированных функций Хаара. 7 ил.

1269О48 2

Изобретение относится к специалиэиpAваaным сj)pдсTВям вычиcлиTель ной техники, предназначенным для измерения характеристик случайных сигналов, и может найти применение при классификации аналоговых сигналов (например, электроэнцефалограмм, выходных сигналов СЛУ) на основе определения коэффициентов разложения спектральной плотности случайного процесса по базисной системе ортонормированных на интервале (О,Т) функций Хаара, Цель изобретения — повышение быстродействия путем уменьшения нреме.ни измерения спектральной плотности и получение аналитического представления измеряемой функции на основе определения коэффициентов разложения указанной функции по базисной системе ортонормированных функций

Хаара.

На фиг.1 представлена структурная схема спектрального анализатора случайного сигнала; на фиг.2 — схема блока апериодических звеньев первого порядка, на фиг.З вЂ” cxeMa умножителя, на фиг.4 — схема масштабного блока; на фиг.5 — схема блока управления, на фиг.6 — схема функционального блока; на фиг.7 — временные диаграммы работы устройства.

Спектральный анализатор случайных сигналов (фиг.1) содержит нормалиэатор 1, блок 2 апериодических звеньев первого порядка, блок 3 умножения, блок 4 интеграторов, блок 5 вычитателей, масштабный блок 6, интегратор 7, аналоговый коммутатор

8, блок 9 управления, аналого-цифровой преобразователь (ЛЦП) 10, блок 11 памяти, квадратор 12, масштабно-суммирующий блок 13, инвертор 14, блок 15 фиксирующих элементов, накапливающий сумматор 16, умножитель 17 и функциональный блок 18, В анализаторе последовательно соединены нормалиэатор 1, связанный входом с входом анализатора, а управляющим входом — с соответствующим выходом блока 9 управления, блок 2 апериодических звеньев первого по-, рядка, блок 3 умножения, блок: 4 интеграторов, блок 5 вычитателей, аналоговый коммутатор 8, аналогоцифровой преобразователь 10, блок

11 памяти, масштабный блок 6, выход которого подключен к второму входу

45 блока 5 вычитателеи, последовательно соединены с блоком 11 памяти, умножитель 17, накалливаюший сумматор

16, блок 15 фиксирующих элементов, инвертор 14 и масштабно-суммирующий блок 13.

Нормализатор 1 служит для подачи анализируемого случайного сигнала на вход анализатора на время наблюдения

O,T) и ослабления (усиления) его с целью удобства осуществления преобразования сигналов в анализаторе при определении коэффициентов разложения спектральной плотности анализируемого процесса. Он содержит последовательно соединенные электронный ключ и масштабный усилитель, коэффи " циент передачи которого может быть установлен перед проведением анализа с помощью переключателя, осуществляющего изменение значений сопротивлений входного резистора и резистора цепи обратной связи усилителя.

Вход и управляющий вход ключа являются соответственно входом и управляющим входом нормализатора. Выходом последнего является выход масштабного усилителя.

Блок 2 апериодических звеньев первого порядка состоит из набора звеньев с постоянными времени Ò . ()=1,2,...),выполненных в виде инвертирующих усилителей 19 и 20 постоянного тока (УПТ), электронных ключей 21-25, конденсатора 26, входного регистра 27, двоичных резисторов 28-31 цепи обратной связи

УПТ 19, входного резистора 32, резистора 33 цепи обратной связи УПТ 2О (величины сопротивлений указанных резисторов одинаковые), резистор 34 цепи разряда конденсатора 26 (освобождения апериодического звена от запасенной энергии). На группу ключей 21-24 поступает обратный двоичный код, соответствующий величине интервала анализа сигнала Т .

В блоке входы апериодических звеньев объединены соотнетственно во вход и управляющий вход блока.

Выходами последнего являются выходы апериодических звеньен. Одноименные кодовые входы групп апериодических звеньев объединены в кодовые входы группы блока. Величины емкостей конденсаторов 26 выбираются в соответствии с постоянными времени i(3=1,2,.).

3 1269

Блок 3 умножения содержит масштабные усилители с регулируемым во времени коэффициентом передачи, изменяющимся в зависимости от обратных двоичных кодов мгновенных значений случайного сигнала, соответствующих дискретным моментам времени

tg q = „ q (q = 0,1,2,3,...) (1)

1 10 где at=- (f- частота следований

f .управляющих импульсов АЦП 10 в случае получения на выходе последнего обратных двоичных кодов мгновенных значений случайного сигнала). 15

Масштабные усилители блока 3 содержат неинвертирующий 35 и инвертирующий 36 УПТ, инвертор 37, электронные ключи 38-43,входной резистор

44 и двоичные резисторы 45-48 цели щ обратной связи УПТ 35, входной резистор 49 и резистор 50 цепи обратной связи УПТ 36.

Блок 4 интеграторов состоит из набора интеграторов. Каждый из них 2S снабжен входом, выходом и двумя управляющими входами "Сброс" и

"Интегрирование ° Входы и выходы интеграторов образуют группы соответственно входов и выходов блока

4. Одноименные управляющие входы интеграторов объединены в два управляющих входа блока 4 "Сброс" и "Интегрирование". При подаче на них управляющих сигналов производятся соответственно освобождение интеграторов от запасенной энергии и интегрирование.

Блок 5 вычитателей состоит из набора вычитателей. Каждый из них содержит инвертор и сумматор на два входа, один из которых соединен с выходом инвертора. Одним входом вычитателя является вход инвертора, а другим — соответствующий вход сум- 4 матора. Выходом вычитателя служит выход сумматора. Входы и выходы вычитателей образуют группы соответственно входов и выходов блока.

Масштабный блок 6 состоит из набора масштабных усилителей, (фиг.4).

Каждый такой усилитель содержит неинвертирующий УПТ 51 двоичных резисторов 52-55, образующих входное сопротивление УПТ 51, резистор 56 цепи обратной связи УПТ, электронные ключи

57-60, а также вход, выход и группу кодовых входов.

048 4

Блок управления (фиг . 5) служит для формирования управляющих сигнаJIoB (импульсов и потенциалов) и со держит блок 61 формирования сигнала

"Пуск 1" (образуется при .нажатии на соответствующую кнопку передней панели блока), усилитель 62, блок 63 из последовательно соединенных схемы ИЛИ на два входа и усилителя, блок

64 из последовательно соединенных схемы ИЛИ на два входа и усилителя, высокостабильный по частоте следования импульсов задающий генератор 65, делитель 66 частоты со схемой ИЛИ на два входа, соединенной выходом с входом делителя "Установка в 0", блок 67 из последовательно соединенных схемы ИПИ на два входа и усилителя, двоичный суммирующий счетчик

68, источник 69 эталонного напряжения, блок 70 формирования сигнала

"Пуск 2" (образуется при нажатии на соответствующую кнопку передней панели блока 9), триггер 7! со схемой ИЛИ на два входа, выход которой соединен с входом установки триггера в состояние "О", блок 72 из последовательно соединенных схемы И на два входа и усилителя, блока 73 памяти, усилитель 74, элемент 75 задержки, двоичный суммирующий счетчик

76 со схемой ИЛИ на два входа, соединенной выходом с входом счетчика

"Установка в 0", блок 77 из последовательно соединенных схемы ИЛИ на три входа усилителя, триггер 78 со схемой ИЛИ на два входа, соединенной выходом с входом установки триггера в состояние "0", преобразователь 79 десятичного кода в двоичный, логическую схему 80 (содержит набор схем "И" и выдает на выходе сигнал при образовании на выходах счетчика 76 двоичного кода, соответствующего величине Т), усилитель 81, блок 82 иэ последовательно соединенных схемы И на два входа и усилителя, распределитель 83 импульсов, блок

84 управляющих потенциалов коммутатора 8, блок 85 управляющих импульсов AlU1 10, датчик 86 масштаба н (верхняя граничная частота спектральной плотности случайного сигнала), блок 87 импульсов записи в блок 24, блок 88 импульсов записи, блок 89 импульсов считывания, блок

90 импульсов записи, преобразователь

91 десятичного кода в обратный двоич!

269048 ф

S ный код, датчик 92 величины Т (содержит многовходовой сумматор и неинвертирующие УПТ, снабженные в цепях обратной связи десятичными резисторами и подключенные входами к выходу источника 69, а выходами— к соответствующим входам многовходового сумматора, величины сопротивлений цепей обратной связи УПТ датчика изменяются с помощью декадных переключателей передней панели бдока

9, которые устанавливаются в соответствии с задаваемой величиной Т), входы 93 и 94 соответственно импульсов записи и считывания, выход 95 импульса "Пуск 1", выход 96 импульсов считывания, выход 97 импульсов записи, выход 98 синхроимпульсов, выход 99 источника эталонного напряжения, управляющий импульс 100 блоков 2, блока 4 интеграторов, блока

15 и интегратора 7, выход 101 управляющих импульсов АЦП, выход 102 управляющего потенциала нормализатора 1, блока 4, интегратора 7, коммутатора 8 и блока 11, группу 103 из четырех выходов управляющих сигналов сумматора 16, выходы 104 импульсов записи в регистры, группу

105 выходов двоичного кода адреса, группу 106 вьгходов обратного двоичного кода величины Т, группу 107 выходов управляющих потенциалов коммутатора 8, группу 108 выходов обратного двоичного кода масштаба и группу 109 выходов импульсов записи в блок фиксирующих элементов 15, Датчик 86 выполнен на неинвертирующем УПТ, величина сопротивления цепи обратной связи которого изменяется переключателем передней панели в соответствии с масштабом

<3,. Блоки 84,85,87-90 представляют собой логические схемы, вырабатывающие на своих выходах управляющие сигналы (потенциалы и импульсы) на основе поступающих на их входы с выходов распределителя 83 элементарных потенциалов, Указанные логические схемы могут быть построены, например, на основе соединенных определенным образом между собой схем

ИЛИ-НЕ.

Функциональный блок 18 служит для определения величины ?р (Р= 1,:2, =1,2,...,2") в соответствии с алгоритмом и содержит (фиг.6) масштабный усилитель 110, регистр 111, эле5

10 l5

55 мент 112 задержки, триггер 113 со схемой ИЛИ на два входа, соединенной выходом с ВходОм устанОвки триг гера в состояние "0", масштабные усилители 114 и 115, двоичные суммирующие счетчики 116 и 117, каждый из которых снабжен схемой ИЛИ на два входа, соединенной выходом с входом установки счетчика в состояние

"0", блок 118 из последовательно соединенных схемы ИЛИ на два входа и усилителя-формирователя, масштабный усилитель 119, усилитель-формирователь 120 со схемой ИЛИ, дешифратор

121, двоичный суммирующий счетчик

122, снабженный схемой ИЛИ на два входа, выход которой соединен с входом установки счетчика в состояние

"1", масштабный усилитель 123, АЦП 124, усилитель-формирователь

125, блок 126 формирователей, содержащий набор независимых усилителейформирователей, блок 127 из последовательно соединенных многовходовой схемы ИЛИ и усилителя, сумматор

128 на два входа, АЦП 129, масштабные усилители 130 и 131, блок f32 накапливающих сумматоров, состоящий иэ 2 сумматоров, входы которых объединены в его вход, а выходы которых образуют группу выходов блока, дешифратор 133, усилитель 134, элемент 135 задержки, усилитель 136, группу 137 входов двоичного кода величин pg (p =1, 2..., ), группу

138 входов двоичного кода величины

Т, группу 139 входов двоичного кода масштаба 2, вход напряжения 140 эталонного источника, вход 141 сикхроимпульсов., вход 142 импульса

"Пуск 1", группу 143 выходов управляющих потенциалов коммутатора 8, группу 144 выходов импульсов записи в блок 18, группу 145 выходов потенциалов„ выход 146 импульсов считывания и выход 147 импульсов записи.

Масштабные усилители 110, 114 и

123 выполняют операцию умножения и могут быть реализованы аналогично усилителю (фиг.3). Масштабные усилители 136, 115, 119, 130 и 13f производят деление. Они выполняются в соответствии со структурной схемой (фиг.4).

Каждый накапливающий сумматор бло-, ка 132 содержит два электронных ключа, два фиксирующих элемента и

1269048 8 дут присутствовать обратные двоичные м коды величин Т и К„„ определяя тем самым необходимые значения коэффициентов передачи усилителей (коэффициент пропорционален величине

7 двувходоной сумматор аналоговых сиг палов, выход которого связан с одни иэ его входов через последовательно связанные первый и второй фиксирующие элементы и первый электронный ключ. Второй из входов сумматора аналоговых сигналов связан с выходом второго электронного ключа, вход которого служит входом накапливающего сумматора. Выход первого фикси- 10 рующего элемента и управляющие входы первого и второго ключей, первого и второго фиксирующих элементов являются соответственно выходом и управляющими первым, вторым, третьим. и четвертым входами накапливающего сумматора. Управляющие первые, третьи и четвертые входы накапливающих сумматоров объединены в соответствующие управляющие входы блока 132. Вторые 2р управляющие входы накапливающих сумматоров образуют группу управляющих входов блока 132. Фиксирующие элементы накапливающих сумматоров блока 132 являются устройствами вы- 25 борки-хранения (УВХ), выполняющими функции аналоговой памяти. Функция памяти (в режиме хранения) заключается в хранении на запоминающем конденсаторе в течение некоторого времени мгновенного значения входного напряжения.

Накапливающий сумматор 16 (фиг.1) выполнен аналогично накапливающим сумматорам блока 132 (фиг.6).

Интегратор 7, аналоговый коммутатор 8, АЦП 10, блок 11 памяти являются типовыми элементами аналогоцифровой вычислительной техники и их реализация не вызывает затрудне- 40 ний.

Структурный анализатор случайного сигнала работает в двух режимах

"Подготовка" и "Анализ". Первый из указанных режимов служит для установки некоторых элементов анализатора в исходное состояние и определения величин Тр, (Р=1,2,...,р(=1,2,,2" ), Этот режим может осуществляться заранее перед выполнением анализа сигнала и на продолжительность последнего не оказывает влияние. Перед осуществлением режима "Подготовка" на передней панели блока 9 с помощью соответствующих переключателей набираются (задаются) величины времени 1 анализа сигнала и К„ - При этом на группах выходов блока 9 бу1

-), коэффициент пропорционален вели1 К чине -- коэффициент пропорционален

1 величине вЂ, коэффициент пропорционаК, „

1 лен величине — и постоянных времени

К, Ч

T „(j =1, 2,... ) апериодических звеньев (фиг. 2) блока 2 (фиг. 1 коэффициенты передачи масштабных усилителей устанавливаются в процессе их выполнения в соответствии с величиm-1 нами 2- вЂ, m=1,2,...,и) Кроме того, перед осуществлением режима "Подготовка с помощью переключателя нори мализатора 1 устанавливается необходимый коэффициент передачи его масштабного усилителя. С целью осуществления режима "Подготовка" нажимается кнопка "Пуск 1" передней панели блока 9. При этом на выходе 95 блока 9 (фиг.5) формируется сигнал (импульс) Пуск 1 и устанавливаются в нулевое состояние счетчики 68 и

76, триггеры 71 и 78 и распределитель 83 укаэанного блока. По импульсу "Пуск 1" устанавливаются в нулевое состояние триггер 113 и счетчики 116 и 117, в единичное состояниесчетчик 122 (соответствует величине Р=1,фиг.6), а апериодические звенья блока 2, интеграторы блока 4 и интегратор 7 освобождаются от запасенной энергии (по сигналу, снимаемому с выхода 100 блока 9). На выходе 96 и группе 105 выходов блока

9 образуются соответственно-импульсы считывания и двоичный код адреса, поступающие в блок 11 памяти, из которого производится считывание двоичного кода числа, соответствующего величине g (pg=g при Р =1). По импульсу "Пуск 1" также указанный код (поступает на группу 137 входов, записывается в регистре 111 и образуется на первом выходе группы 145 импульс записи, производящий запись того же двоичного кода в первый регистр (Р=1) блока 18 (фиг.1). Затем

12690

20 (3) 30

У (t) -- x(t)dt, 1 (4) о а в блоках 2-4 ра8, АЦП10и н соответствии

Y . (t) 1 т

x(t) — х(С) е

1 -9 i (<- )

Т о (5) хД L С1г

9 с некоторой задержкой триггер 113 устананлинается н единичное состояние и поступающие на вход 141 (фиг.б) с выхода 98 блока 9 (фиг,5) синхроимпульсы преобразуются н усилителе блока 118 и подсчитынаемые импульсы, воздействующие на счетный вход счетчика 117. На выходах счетчиков 116 и 117 формируются двоичные параллельные обратные коды номеров приходящих 10 на счетный вход счетчика 117 импульсов.

С каждым I-м (1=1,2,...) воздействием этих импульсов (I-й номер импульса соответствует I-й выборке подинтегральной функции на интервале аргумента сЗ (0,<-3н ) на счетчик 117 на выходе масштабного усилителя 131 присутствует напряжение, пропорциональное величине

1

5P, (2) к т"

1+ (-„— — — )

Е g

При поступлении на счетный вход счетчика 117 такого Х-го подсчитываемого импульса, когда м

Х= $ -— -„„--; ; г =1,2,,2 на -ом (=1,2,...,2 ) выходе группы 145 образуется напряжение, соответствующее величине I . При этом на соответствующем -ом выходе груп-З пы 143 формируется управляющий: сигнал, по которому через коммутатор 8 на вход АЦП 10 поступает напряжение, пропорциональное величине I . Двоичный код величины I, образуемый на 40 выходе АЦП 10, подается н блок 11 памяти, где и записывается под действием импульса записи по соответствующему адресу (импульс записи и двоичный код указанного адреса образуются соответственно на выходе 97 и группе 105 выходов блока 9 при формировании q. — ãîèìïóëüñà на выходе 147 блока 18). С приходом на счетный вход счетчика 117 L-ro подсчитывае- у0 мого импульса дешифратор 121 формирует импульс, по которому в счетчике 122 устанавливается код, соответствующий 2 (Р=2), а в регистр 111 и второй регистр блока 18 записывается двоичный код 28 (pg = 2g, Р=2).

Далее на каждом -ом выходе группы

145 образуется напряжение, соответ48 10 стнуюшее величине 1, (Р=2), а ее и двоичный код 1 (=1,2,...,2 ) записывается н блоке 11 памяти. Проце-! дуры получения напряжений, пропорциональных величинам т, (Р=З 4,...,), продолжаются до образования в счетчике 122 двоичного кода, соответствующего величине Р =1, когда дешифратор 133 формирует импульс, устанавливающий н нулевое состояние счетчики 122, 116,,117 и триггер 113.

В режиме работы "Анализ" спектральный анализатор случайных сигналов начинает функционировать с момента нажатия на передней панели блока 9 кнопки "Пуск 2", когда образуется сигнал "Пуск 2", по которому устанавливается в нулевое состояние делитель 66 частоты, а затем в единичное состояние — триггер 71 (в момент времени t=0). На счетный вход счетчика 95 начинают поступать импульсы, каждый из которых изменяет его двоичный код на единицу. С установкой триггера 71 в состояние "1" на выходе 102 блока 9 образуется управляющий потенциал, поступающий на управляющие входы нормалиэатора

1, блоков 4 и 11, интегратора 7 и соответствующий управляющий вход коммутатора 8. При этом через нормализатор (начиная с момента времени

t=0) проходит ослабленная (усиленная) реализация x(t) случайного процесса х(), которая в процессе анализа преобразуется усилителем и интегратором 7 к виду (с помощью коммутатоблока 11 памяти) с выражением где — длительность импульса.

При установке в. счетчике 76 блока

9 двоичного кода, соответствующего величине Т,логическая схема 80 формирует управляющий импульс, устанавливающий н нулевое состояние счетчик

76 и делитель бб частоты и в состояние "1" триггер 78. При этом (в момент времени t- г) на выходах блока

12690

50 (9) (10) 11

4 и интегратора 7 формируются напряжения, пропорциональные величинам соответственно т

У . (т) = — x(t) — х(т)е d7dt, 1 1 - 3 i(<-e)

Т Т 5

j=i,2,..., I; (6) (T) ) x(t)dt.

1 (7)

На выходе 102 блока 9 исчезает управляющий потенциал и прекращается прохождение через нормализатор 1 сигнала x(t). На этом этап анализа указанного сигнала, осуществляемый на интервале (О,T ) заканчивается.

Дальше производятся быстро выполнимые операции при единичном состоянии триггера 78, скорость осуществления которых определяется частотой следования импульсов задающего гене- 20 ратора 65 блока 9, При этом на вход распределителя 83 с выхода усилителя

82 поступают импульсы. На выходах указанного распределителя образуются элементарные сигналы (потенциалы), 25 поступающие на входы блоков 84,85,8790. На основе элементарных сигналов распределителя формируются управлящие работой анализатора сигналы (импульсы и потенциалы) на выходах бло- 30 ков 84,87 и 88 и импульсы, из которых с помощью блоков 63,64 и 77 образуются импульсы записи, считывания и управляющие импульсы АЦП 10, на выходах блоков соответственно 85,89 и 90. Импульсы записи и считывания через схему ИЛИ и усилитель (блок 7) поступают на счетный вход счетчика

68. При этом на выходах группы 105 формируются двоичные коды адресов. щ

Сразу же после образования напряжений (6), (7), напряжение (7) через коммутатор 8 поступает на вход

АЦП 10, где преобразуется в двоичный 4 код. При этом на выходах блоков 6 и 5 образуются напряжения, соответствующие величинам

2,.

= 11 x =jr, (т) j 15

М х

Y = т — — ) = 1 2

6i ц т5 = ; (т) - т °

Напряжения (10) через коммутатор

8 последовательно подаются на вход

АЦП 10, где преобразуются в двоичные коды. Последние записываются в соот-1

48 12 ветствующие ячейки памяти блока ii памяти.

Далее в анализаторе случайных сигналов производится выполнение операций в соответствии с алгоритмом. При этом вначале для каждого i=1,2,...,1 определяются произведения, двоичные коды которых считываются из ячеек памяти блока 11 памяти и записываются в регистры, обеспечивая тем самым соответствующие значения коэффициентов передачи усилителей. Напряжения (пропорциональные величинам

Р„,р (i=1 2,..., j = 1,2,....,i, Р

1,2,..., i), образуемые на выходе усилителя, через коммутатор 8 поступают на вход АЦП 10, Полученные в нем двоичные коды записываются в соответствующие ячейки блока 11 памяти.

Затем для ) =1 и каждого i-=1,2,... 1 вычислятся произведения

Р„р =Р;;р . 1р,, 1 = 1,2,... 1 (11) сомножителей Р,;р и Iz<, двоичные коды которых считываются из блока 11 памяти и записываются в регистры.

Каждое из полученных на выходе напряжений (соответствующих величинам

Р;;р,) последовательно поступает на вход накопительного сумматора 16.

После поступления на вход сумматора

16 напряжения произведения Р„,, (i=I, j =I, P=I) на его выходе формируется напряжение, пропорциональное величине I Это напряжение запоминается в первом фиксирующем элементе блока 15. Аналогично напряжению I, формируются и записываются в соответствующих элементах блока 15 и напряжения, пропорциональные величинам

?, (=2,3,...,2 ).

На основе запомненных в блоке 15 напряжений I„ (=1,2, 2 ) на выходах формируются йапряжения, пропорцио-. нальные значениям коэффициентов разложения S„„ (k=1,2. ..Е) спектральной плотности S„ (u) стационарного эргодического случайного процесса

x(t) по базису ортонормированных на интервале (0, 7 функций Хаара.

Напряжения S„ (k=1,2,...,К) через коммутаторы 8 последовательно подаются на вход АЦП 10 и преобразуются там в двоичные коды, которые затем записываются в соответствующие ячейки блока 11 памяти.

1? 69048

Работа анализатора (фиг. 7) иллюстрируется временными диаграммами а — d, где соответственно представлены управляющий сигнал нормализатора 1 (фиг.7а), блоков 3 и 4 (фиг.7б в) соответственно (Г) интегратора

7 и мультиплексора 8 (фиг,7 d), выходной сигнал нормалиэатора 1 (фиг ° 7е), реализация преобразованного в соответствии с уровнем входного сигнала) и нормированного .по времени Т анализа случайного процесса X(t) (фиг.7 ж), выходной сигнал Y первого канала блока 2 (21 (фиг. 7э), выходной сигнал у первого

3i канала блока 3 (фиг. 7и) .

В интеграторах блока 4 произво дится интегрирование аналоговых сигналов, являющихся выходными сигналами каналов блока 3, на интервале щ (О,Т) под действием управляющего сигнала (сигнал, фиг.7а). В момент времени t=T прекращается интегрирование аналоговых сигналов блоком 4, а на его выходах присутствуют фикси- 25 рованные потенциалы (напряжения).

Блок 5 производит вычитание аналоговых сигналов, блок 6 — масштабирование фиксированного напряжения, поступающего с выхода квадратора 30

12. Коэффициенты передачи усилителей блока б устанавливаются до начала момента анализа случайного сигнала, соответствующего времени t==0.

Интегратор 7 производит интегрирование выходного сигнала нормалиэатора 1 (фиг.7в) на интервале (О,T)Начиная с момента t=T на выходе интегратора 7 присутствует фиксированное напряжение. Аналоговый коммутатор 0

8 производит подключение ко входу

АЦП 10 фиксированного напряжения (потенциала) в соответствии с комбинацией управляющих сигналов блока

9. АЦП 10 производит преобразование по управляющим сигналам (импульсам) блока 9 фиксированных напряжений в двоичные коды. Блок 11 производит запись и считывание двоичных кодов чисел соответственно по импульсам записи и считывания, поступающих с выходов блока 9.

Формула изобретения

Спектральный анализатор случайных сигналов, содержащий нормалиэатор, блок умножения, последовательно соединенные блок управления и аналогоцифровой преобразователь, последовательно соединенные накапливающий сумматор и блок фиксирующих элементов, второй вход которого подключен к второму выходу блока управления, третий выход которого подключен к первому входу накапливающего сумматора, четвертый выход — к входу нормализатора, а пятый выход блока управления соединен с вторым входом накапливающего сумматора, о т л ич а ю шийся тем, что, с целью повьппения быстродействия, в него введены последовательно соединенные блок интеграторов, блок вычитателей аналоговый коммутатор, последовательно соединенные функциональный и масштабный блоки, умножитель, блок памяти, последовательно соединенные инвертор и масштабно-суммирующий блок, последовательно соединенные интегратор и квадратор, а также блок апериодических звеньев первого порядка, первый вход которого подключен к выходу нормализатора, к первому входу интегратора и к второму входу аналогового коммутатора, второй вход — к четвертому выходу блока управления, третий вход — к второму входу интегратора, первому входу блока интеграторов и к шестому выходу блока управления, а выход блока апериодических звеньев первого порядка подключен к первому входу блока умножения, второй вход которого соединен с вторым входом квадратора, с выходом аналого-цифрового преобразователя и с первым входом блока памяти, выход блока умножения соединен с вторым входом блока интеграторов, третий вход — с седьмым выходом блока управления, с третьим входом интегратора, с вторым входом нормализатора, третьим входом блока интеграторов и с восьмым выходом блока управления, девятый выход которого подключен к первому. входу функционального блока, второй вход последнего — к выходу блока памяти, к второму входу масштабного блока и к первому входу умножителя, второй вход которого подключен к третьему входу функционального блока и к десятому выходу блока управления, одиннадцатый выход которого подключен к второму входу блока памяти, третий и четвертью входы которого подключены

15 к двенадцатому и тринадцатому выходам блока управления соответственно, четырнадцатый выход последнего соединен с третьим входом умножителя, четвертый вход которого подключен к пятнадцатому выходу блока управления, шестнадцатый выход блока управления подключен к третьему входу квадратора, выходом соединенного с третьим входом масштабного блока, .выход которого подключен к второму

I входу блока вычитателей, семнадцатый выход блока управления соединен с четвертым входом функционального блока, пятый вход которого подключен к четвертому выходу блока управления, а шестой вход — к пятому выходу блока управления, второй выход функционального блока подсоединен к первому входу блока управления, третий выход функционального ва.

1269048 16 блока — к третьему входу аналогового коммутатора, четвертый выход функционального блока соединен с четвертым входом аналогового коммутатора, а пятый выход — с вторым входом блока управления, при этом выход масштабного сумматора соединен с пятым входом аналогового коммутатора, шестой вход которого подклю1О чен к выходу интегратора, седьмой вход — к выходу умножителя и к третьему входу накопительного сумматора, выход блока фиксирующих элементов к входу инвертора, восьмой вход ана-

1S логового коммутатора — к седьмому выходу блока управления, выход аналогового коммутатора — к второму входу аналого-цифрового преобразователя, а третий вход норма20 лизатора — к входу устройст юг. 3

1269048

1269048 1269048 б

Составитель Л. Устинова

Редактор О. Головач Техред Л.Сердюкова Корректор Л.Патай

Подписное

Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4

Заказ 6030/47 Тираж 728

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5