Устройство для управления отсчетом времени

Устройство для управления отсчетом времени

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и может быть использовано для формирования управляющих сигна- , лов, являющихся функцией времени. . Цель изобретения - увеличение временной емкости устройства и повышение его надежности - достигается тем, что в устройстве, содержащем блоки прецизионного интегрирования (БПИ) с задатчиками, взаимосвязанные с помощью элементов И, ИЛИ, ПАМЯТЬ, обеспечивается поочередное и с перерывами взаимодействие нескольких БПИ с с $б различными заданными временными параметрами . 1 ил. (/)

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ш4 G 05 В 19/04«

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3554687/24-24 (22) 17.02.83 (46) 07.11.86. Бюл. У 41 (71) Отделение Всесоюзного научноисследовательского института электротермического оборудования, r,Õàðüêîâ (72) Ю.А.Нихинсон, М.Н.Меерэон, В.И. Грушковский, 3. Г.Леликов, М.С.Кац и А.П.Голубничий (53) 621.503.55(088.8) (56) TO и инструкция по эксплуатации на программное реле времени ВС-10.

Реле и автоматика, Киев.

Блоки и реле прецизионного интегрирования. ТО и инструкция по эксплуатации 0.670.513 ТО. Приборостроительный завод, Ивано-Франковск, 19.78. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОТСЧЕТОМ ВРЕМЕНИ (57) Изобретение относится к области автоматики и может быть использовано для формирования управляющих сигна- . лов, являющихся функцией времени.

Цель изобретения — увеличение временной емкости устройства и повышение его надежности — достигается тем, что в устройстве, содержащем блоки прецизионного интегрирования (БПИ) с задатчиками, взаимосвязанные с помощью элементов И, ИЛИ, ПАМЯТЬ, обеспечивается поочередное и с перерывами взаимодействие нескольких БПИ с различными заданными временными параметрами. 1 ил.

1 12690

Изобретение относится к области автоматики и может быть использовано в системах управления для формирования управляющих сигналов, являющихся функцией времени.

Цель изобретения — увеличение временной емкости устройства и повьппение его надежности.

На чертеже представлена блок-схема устройства. 10

Устройство содержит первый 1 и второй 2 задатчики напряжения, первый

3 и второй 4 блоки прецизионного интегрирования, пусковой элемент 5, первый 6, второй 7, третий 8, четвер- 15 тый 9 и пятый 10 элементы И, первый элемент ПАМЯТЬ 11, первый 12, второй

13, третий 14 и четвертый 15 элементы

ИЛИ, первый 16, второй 17 и третий

18 элементы ЗАПРЕТ, каналы 19, — 19 2О управления (на чертеже дан пример устройства для Н =3), запускающий вход 20 устройства (не показан), выходы 21, — 21э устройства, каждый из каналов 19, — 19 управления со- 25 держит соответственно третий задатчик

22-24 напряжения, третий блок ?5 — 27 прецизионного интегрирования, второй элемент ПАМЯТЬ 28 — 30, пятый элемент

ИЛИ 31 — 33 и четвертый элемент ЗАПЗО

PET 34 — 36. Каждый канал управления, начиная с 19, т.е. каналы 192 и 19 (8 =3) содержит шестой элемент

И 37 и 38 соответственно. На чертеже также обозначены узлы 39-43 контроля.

Устройство работает следующим образом.

Перед включением устройства подается сигнал логической "1" сброса блоков 3,4 и 25-27, поступающий на соответствующие входы P, и через элемент ИЛИ 12 на вход сброса элемента ПАМЯТЬ 11, а также непосредственно на входы сброса элементов ПАМЯТЬ 28-30. Контроль нулевого значе45 ния выходных аналоговых сигналов блоКоВ 3,4,25-27 осуществляют по результатам, зафиксированным узлами 39-43, после чего сигнал "1" сброса снимают.

После этого воздействуют на элемент 5, на выходе которого формируется единичный сигнал, поступающий на один из входов элементов И 6-10.

При наличии на другом входе элемента

И 6 единичного сигнала с первого логического выхода блока 4 на выходе этого элемента также формируется сигнал " 1", который взводит элемент

ПАМЯТЬ 11. В результате этого на активном выходе элемента ПАМЯТЬ 11 формируется сигнал "1", поступающий на другой вход элемента И 7 и первый вход элемента ЗАПРЕТ 16.

На выходе И 7 формируется сигнал

"1", поступающий на одни входы соот- . ветствующих элементов И 37 и 38 каждого канала, кроме первого, и на входы элементов ЗАПРЕТ 34 и 17. Поскольку элементы 17 и 34 открыты, то на их выходах и, соответственно, на входах запуска Р> блоков 3 и 25 появляются сигналы "1", которые переводят указанные блоки в режим интегрирования, в результате чего на их выходах начинается одновременное увеличение выходных аналоговых сигналов. При этом задающие аналоговые сигналы поступают на блоки 3,4,25

26 и 27 от соответствующих задатчиков 1,2,22,23 и 24.

Устройство построено таким образом, что блок 3 имеет воэможность проинтегрировать свой задающий сигнал полностью от нулевого до номинального значения, при достожении которого на его втором логическом выходе формируется сигнал "1", который проходит через элемент ИЛИ 15 на элементы ИЛИ 31-33, но изменяется состояние только блока 25, поскольку закрывается элемент ЗАПРЕТ 34, не пропуская сигнал " 1" от элемента

И 7. В результате на выходе элемента

34 исчезает сигнал " 1" и происходит останов блока 25, который успевает за время работы блока 3 проинтегрировать только часть своего задающего аналогового сигнала, и в его работе наступает перегрев, который определяется работой блока 4.

Наличие на входах элемента И 11 сигналов "1", поступающих от элемента 5 и второго логического выхода блока 3, позволяет сформировать на его выходе "1", которая проходит че- . рез элемент ЗАПРЕТ 18 на вход запуска P блока 4. Этот блок начинает ин5 тегрировать свой задающий аналоговый сигнал, в результате чего на выходе данного блока начинается увеличение выходного аналогового сигнала, который изменяется от нулевого до своего максимального значения, равного значению задающего аналогового сигнала.

При достижении выходного аналогового сигнала блока 4 максимального

1269096

Затем снова наступает перерыв в работе блока 25, при этом время перезначения на втором логическом выходе блока 4 появляется сигнал "1", который поступает на элемент ИЛИ 15, закрывая элементы ЗАПРЕТ 17 и 18, и на вход элемента И 8. На первых логических выходах блоков 3 и 4 сигнал "1" отсутствует и, следовательно, его нет как на выходах элементов И 6 и

10, так и на входе установку элемента

ПАМЯТЬ 11. Наличие сигналов "1" на обоих входах элемента И 8, поступающих от элемента 5 и со второго логического выхода блока 4, позволяет сформировать на его выходе "1", сбрасывающую через элемент ИЛИ 12 элемент ПАМЯТЬ 11, что приводит к закрыванию элементов И 7, 37 и 38 и открыванию элемента ЗАПРЕТ 16. Кроме того, исчезает сигнал "1" на входе элемента ЗАПРЕТ 34. 20

Сигнал "1" с выхода элемента И 8 поступает через открытый элемент

ЗАПРЕТ 16 и элемент ИЛИ 13 на вход

P ускоренного сброса блока 3. Когда с выходной сигнал этого блока достигает 25 нулевого значения, то на его первом логическом выходе появляется сигнал

" 1", а на втором логическом выходе такой сигнал отсутствует.

Наличие сигналов "1" на обоих входах элемента И 10 от элемента 5 и первого логического выхода блока

3 позволяет сформировать на его выходе также сигнал "1", который через элемент ИЛИ 14 прОхоДит на ВХОД Р ускоренного сброса блока 4. Когда выходной сигнал этого блока достига— ет нулевого значения, то на его первом логическом выходе появляется сигнал " 1", а на втором логическом вы- 40 ходе нет.

Присутствие сигналов "1" на обоих входах элемента И 6 от элемента 5 и с первого логического выхода блока

4 приводит к срабатыванию этого эле- 4 мента 6, который взводит элемент ПАМЯТЬ 11, на выходе которого также появляется сигнал "1", закрывающий элемент ЗАПРЕТ 16 и поступающий на вход элемента И 7, который уже имеет на одном входе сигнал "1" от элемента 5. Сигнал " 1" с выхода элемента

И 7 вновь одновременно поступает на входы Р блоков 3 и 25, которые продолжают интегрировать свои задающие

55 аналоговые сигналы. рыва формируется блоком 4 и т.д. Такое чередование режимов интегрирования и пауз в работе блока 25 продолжается до тех пор, пока выходной аналоговый сигнал блока 25 не достигает своего максимального значения, заданного задатчиком 22. При достижении этого значения блок 25 формирует на втором логическом выходе сигнал "1", который взводит элемент ПАМЯТЬ 28, формирующий на своем выходе сигнал 1, который через элемент

ИЛИ 31 закрывает элемент ЗАПРЕТ 34, и в результате окончательно прекращается использование блока 25 для отсчета времени.

Одновременно сигнал "1" с выхода элемента ПАМЯТЬ 28 поступает на вход элемента И 37, при наличии на другом входе которого "1" от элемента И 7 формируется сигнал "1" на его выходе, который проходит через открытый элемент ЗАПРЕТ 35 на вход Р блока 26, который начинает работать в режиме интегрирования одновременно с блоком 3.

В дальнейшем работа этого блока происходит аналогично работе блока

25. При достижении выходным аналоговым сигналом блока 26 максимального значения, заданного задатчиком 23, он формирует на своем втором логичес-, ком выходе сигнал "1", запускающий элемент ПАМЯТЬ 29, который своим выходным сигналом "1" прекращает окончательно использование блока 26 для отсчета времени, которое продолжается с помощью блока прецизионного интегрирования последующего канала.

При этом последовательный запуск элементов ПАМЯТЬ каждого канала позволяет получить промежуточные и конечный временные сигналы "1", которые можно использовать в различных системах управления.

Ф о р м у л а и з о б р е т е н и я

Устройство для управления отсчетом времени, содержащее первый блок прецизионного интегрирования, о т л и— ч а ю щ е е с я тем, что, с целью увеличения временной емкости устройства и повышения его надежности, оно содержит первый и второй задатчики напряжения, второй блок прецизионного интегрирования, первый пус-. ковой элемент, первый, второй, третий, четвертый и пятьггг элементы И, первый элемент ПАМЯТЬ, первый, вто5 1269 рой, третий и четвертый элементы ИЛИ, первый, второй и третий элеметы ЗАПРЕТ и каналы управления, числс которых выбирается в зависимости от временной емкости устройства, причем каждый из каналов управления содержит третий задатчик напряжения, третий блок прецизионного интегрирова.ния, второй элемент ПАМЯТЬ, пятый элемент

ИЛИ и четвертый элемент ЗАПРЕТ, а 1О каждый канал управления, кроме первого, содержит шестой элемент И, выход

/ пускового элемента соединен с первыми входами с первого по пятый элементов ,И, выход первого элемента И соединен 15 с входом установки первого элемента

ПАМЯТЬ, выход которого подключен к второму входу второго элемента. И и первому входу первого элемента. ЗАП-,.

РЕТ второй вход которого подключен 20 к выходу третьего элемента И и через первый элемент ИЛИ к входу сброса первого элемента ПАМЯТЬ, второй вход третьего элемента И соединен с первыми входами второго и третьего элемен- 5 тов ЗАПРЕТ, первым входом четвертого элемента ИЛИ и вторым логическим выходом второго блока прецизионного интегрирования, первый логичесикй выход которого подключен к вторсму вхо- 30 ду первого элемента И, выход первого элемента ЗАПРЕТ соединен через второй элемент ИЛИ с входом запуска ускоренного уменьшения выходного сигнала первого блока прецизионного интегри-. рования, первый логический выход ксторого подключен через последовательно соединенные пятый элемент И и третий элемент ИЛИ к входу запуска ускоренного уменьшения выходного сигнала 40 второго блока прецизионного интегрирования, разрешающий вход которого соединен через последовательнс включенные третий элемент ЗАПРЕТ и четвертый элемент И с вторым входом чет-45 вертого элемента ИЛИ и вторым логическим выходом первого блока прецизионного интегрирования, подключенного разрешающим входом к выхсду второго элемента ЗАПРЕТ, второй вход ко торого соединен с выходом второго

096 d элемента И, в каждом канале управ- ления разрешающий вход третьего блока презиционного интегрирования четвертого элемента ЗАПРЕТ, первый вход которого подключен к выходу пятого элемента ИЛИ этого же канала управления, один из входов которого соединен с выходом второго элемента ПАМЯТЬ, подключенного входом установки к второму логическому выходу третьего блока прецизионного интегрирования и в каждом канале управления, кроме первого, второй вход четвертого элемента ЗАПРЕТ соединен с выходом шестого элемента И своего канала управления, выход четвертого элемента ИЛИ подключен к вторым входам пятых элементов ИЛИ всех каналов управления, выход второго элемента И соединен с первым входом шестого элемента И каждого канала управления, кроме первого, и с вторым входом четвертого элемента ЗАПРЕТ первого канала управления, выход второго элемента ПАМЯТЬ каждого канала управления соединен с вторым входом шестого элемента И последующего канала управления, а вход сброса устройства соединен с входом запуска ускоренного уменьшения выходного сигнала третьего блока прецизионного интегрирования каждого канала управления, с вторыми входами первого, второго и третьего элементов

ИЛИ и с входом сброса второго элемента ПАМЯТЬ каждого канала управления,, выход третьего задатчика напряжения каждого канала управления подключен к первому аналоговому входу третьего блока прецизионного интегрирования своего канала управления, выходы первого и второго задатчиков напряжения соединены соответственно с первыми аналоговыми входами первого и второго блоков прецизионного интегрирования, аналоговые выходы и вторые аналоговые входы всех блоков прецизионного интегрирования соединены между собой,, а выходы вторых элемен-. тов ПАМЯТЬ всех каналов управле ния являются выходами устройст ва.

1269096

Составитель Н.Белинкова

Редактор Н.Тупица Техред И.Попович Корректор Т.Колб

Заказ 6034/49 Тираж 836 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4