Многоканальная система управления распределением ресурсов в вычислительном комплексе

Многоканальная система управления распределением ресурсов в вычислительном комплексе

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах с большим числом устройств ввода-вывода . Целы изобретения является повьЕпение коэффициента использования оборудования и надежности системы. Система состоит из центрального канала , включающего блок памяти, анализатор запросов, группу блоков ввода-вывода и периферийных каналов, содержащих анализатор запросов, двунаправленный коммутатор, группу блоков ввода-вьшода,устройство прямого доступа, блок памяти, Блок реконфигурации , блок элементов запроса. Система позволяет распределить ресурсы между.отдельными каналами для их одновременной работы, что обеспечивает постоянную загрузку процесi сора. Кроме того, система позволяет отключать каналы, в которых произо (Л шел отказ, обеспечивая освобождение центрального канала и продолжение работы процессора. 1 з.п. ф-лы, 18 ил. ю О5 СО 1 tc

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК дд 4 С 06 Ь 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

БИЬл, hvl

Cb

CO

4ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3521051/24-24 (22) 15.12.82 (46) 07.11.86. Вюл. Е 41 (7i) Институт электронных управляющих машин (72) Ю.А, Степченков, А.А. Солохин и .А, В. Филин (53) 681. 3 (088. 8) (56) Авторское свидетельство СССР

У 758118, кл. G 06 F 13/00, 1977.

Авторское свидетельство СССР

М 922712, кл. G 06 F 13/00, 1978. (54) МНОГОКАНАЛЬНАЯ СИСТЕМА УПРАВЛЕНИЯ РАСПРЕДЕЛЕНИЕМ РЕСУРСОВ В ВЫЧИСЛИТЕЛЬНОМ КОМПЛЕКСЕ (57) Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах с большим числом устройств ввода-вывода. Цельщ изобретения является

„„SU„„1269142 А1 повышение коэффициента использования оборудования и надежности системы.

Система состоит из центрального канала, включающего блок памяти, анализатор запросов, группу блоков ввода-вывода и периферийных каналов, содержащих анализатор запросов, двунаправленный коммутатор, группу бло ков ввода-вывода, устройство прямого доступа, блок памяти, блок реконфигурации, блок элементов запроса.

Система позволяет распределить ресурсы между. отдельными каналами для их одновременной работы, что обеспечивает постоянную загрузку процессора. Кроме того, система позволяет Ж отключать каналы, в которых произошел отказ, обеспечивая освобождение центрального канала и продолжение С: работы процессора. 1 з.п. ф-лы, 18 ил. E

1269142

Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки данных с множеством быстродействующих устройств ввода-вывода, 5

Цель изобретения — повышение коэффициента использования оборудования и надежности системы за счет отключения отказавшего канала от других работоспособных каналов, а также

10 повышение производительности вычислительного комплекса (ВК) за счет организации параллельной работы многих каналов системы и повышение реактивности системы прерываний ВК, что спо- 15 собствует уменьшению вероятности сбоев в устройствах, критичных к времени доступа к ресурсам.

На фиг.1 приведена схема предла-.;

I гаемой системы; на фиг.2 — функциональная схема блока реконфигурации каждого периферийного канала, .на фиг.3-5 — функциональная схема, временная диаграмма и блок-схема

25 алгоритма работы анализатора запросов центрального канала; на фиг.б — совмещенные блок-схемы блока памяти, устройства ввода-вывода и устройства прямого доступа; на фиг.7 и 8— функциональная схема и блок-схема алгоритма работы местного устройства управления на фиг.9-11 — функциональная схема, временная диаграмма и алгоритм работы устройства управления прерыванием; на фиг, 12-14 — 35 функциональная схема, временная диаграмма и алгоритм работы устройства управления задающим устройством, на фиг.15 — функциональная схема двунаправленного коммутатора, на фиг,16— функциональная схема периферийного. анализатора запросов на фиг.17 и

18 — временная диаграмма и блок-схема алгоритма работы блока реконфигурации. 45

Предлагаемая система управленйя осуществляет распределение ресурсов в вычислительном комплексе, рассредоточенных по многим каналам — одном центральном и ряде периферийных, 50

К центральному каналу подключены анализатор 1 запросов, блок 2 памяти, группа блоков 3 ввода-вывода, а каждый периферийный канал содержит блок 4 памяти, группу блоков 5 ввода- 55 вывода, периферийный анализатор б запросов, первый 7 и второй 8 блоки элементов запрета, двунаправленный коммутатор 9, блок 10 реконфигурации и устройство 11 прямого доступа. Обмен информацией между всеми устройствами и блоками, подсоединенными к центральному каналу, осуществляется по центральной информационно-управляющей шине 12, центральной шине 13 запросов прерывания, центральной шине 14 запросов прямого доступа, центральной шине 15 разрешения прерывания и по центральной шине 16 разрешения прямого доступа, Периферийный анализатор 6 .запросов соединен с соответствующим двунаправленным коммутатором 9 двунаправленной шиной 17 запросов-разрешений, а блок

10 реконфигурации — с первым и вторым блоками 7 и 8 элементов запрета шиной 18 запрета, которые, в свою оче,.редь первой 19 и второй 20 информационно-управляющими шинами соединены с двунаправленным коммутатором 9 соответственно. В пределах каждого периферийного канала связь между его элементами осуществляется посредством периферийных шины 21 разрешения прерывания, шины 22 запросов прерывания, информационно-управляющей шины

23, шины 24 разрешения прямого доступа и шины 25 запросов прямого доступа.

Блок 10 реконфигурации (фиг.2) каждого периферийного канала содержит первую 26 и вторую 27 схемы сравнения, первый 28, второй 29, третий

30, четвертый 31 и пятый 32 триггеры, первый 33, второй 34 и третий 35 переключатели,, первый 36 и второй 37 элементы 2И-ИЛИ, первый 38, второй

39, третий 40, четвертый 41 и пятый

42 элементы ИЛИ;: первый 43, второй

44, третий 45, четвертый 46, пятый

47, шестой 48 и седьмой 49 элементы

И, первый 50, второй 51, третий 52, четвертый 53 и пятый 54 элементы задержки, первый 55, второй 56, третий 57, четвертый 58, пятый 59, шестой 60, седьмой 61, восьмой 62, девятый 63 и десятый 64 элементы

НЕ. Иэ центральной информационноуправляющей шины 12 в блок 10 реконфигурации поступают следующие сигналы: шина адреса 65 сигнал "Занято"

66, сигнал "Синхронизация от задатчика" (СХЗ) 67, сигнал "Синхронизация от исполнителя" (СХИ) 68 и сигнал

"Подготовка" 69, а из периферийной информационно-управляющей шины 23

t 269142 з шина адреса 70, сигнал "Занято" 71, сигнал СЗХ 72, сигнал СХИ 73, сигнал

"Подтверждение выборки (ПВБ) 74 и сигнал "Прерывание" 75.

Система работает следующим обра- 5 зом.

В предлагаемой системе, в отличие от известной, за счет перераспредения всех ресурсов между отдельными каналами возможна одновременная работа нескольких задающих устройств— одного на центральном канале и по одному на кажцом периферийном канале системы. Таким образом, количество одновременно работающих задающих устройств в системе зависит от числа используемых периферийных каналов

После включения питания машины в центральной информационйо-управляющей шине 12 процессором формируется сигнал "Подготовка". Эта линия анализируется блоками 3,2 и 10, и появление на ней сигнала ..вызывает переход указанных блоков в исходное состояние.

На шинах 18 запрета блоками 10 реконфигурации формируются высокие уровни, которые, поступая на управляющие входы первых и вторых блоков ЗО

7 и 8 запрета, разрешают трансляцию через них сигналов. В результате сигнал "Подготовка" через блоки 7-9, транслируется в периферийные информационно-управляющие шины 23, переводя устройства периферийных каналов в исходное состояние (4,5 и 11). В исходном состоянии в центральной и периферийных информационноуправляющих шинах 12 и 23 и шинах 4О

13, 14,22 и 25 запросов передачи под.держиваются высокие уровни (отсутствие сигналов), а в однонаправленных шинах 15, 16 21 и 24 разрешения передачи — низкие уровни (отсутствие сиг-45 налов); После некоторого времени, достаточного для перехода в исходное состояние всех устройств системы, процессор снимает сигнал "Подготовка" и система готова к работе. Сам про- 50 цессор не принимает участия в перераспределении ресурсов системы с целью организации одновременной работы нескольких задатчиков. Не требуется ни изменение режимов его работы, ни введение в состав программного обеспечения какой-либо. программы, организующей такой режим.

Цель изобретения достигается введением дополнительной аппаратуры и изменением конфигурации системы.

Поэтому сам процессор не входит в состав предлагаемой системы (для понимания работы в структуру системы введен анализатор 1 запросов центрального канала, являющийся его частью).

В рассматриваемой системе принцип связи между устройствами — асинхронный. В каждый момент времени в системе могут обмениваться информацией только два устройства (в пределах одного канала), Одно устройство управляет передачей информации по каналу связи и является задающим (задатчик), другое устройство, привлекаемое к этой передаче, становится исполнительным устройством (исполнитель) .

Каждый эадатчик при работе с исполнителем формирует на соответствующей линии информационно-управляющих шин 12 и 23 сигнал "Занято", информируя все устройства системы, что канал связи занят. Когда задатчик заканчивает обмен информацией с исполнителем, он сбрасывает сигнал

"Занято", и одно из устройств системы, имеющее самый высший приоритет в данный момент времени, среди прочих устройств, которым необходим канал связи, становится задатчиком.

Задатчик помещает сигнал нЗанято на шину" 12. Содержимое адресного регистра и регистра управления (заранее подготовленные) передаются на соответствующие линии (шины) 12, а пройдя через блоки 7,9 и 8 — на линии шины 23, поступают на все селекторы адресов устройств системы, в которых фиксируется до начала применения определенный адрес устройства, отличающий его от других устройств системы. Селекторы адресов устройств производят сравнения адреса на шинах 12 и 23 с собственным адресом устройства. Через некоторое время задатчик формирует на соответствующей линии 12 или 23 сигнал

СХЗ.

Устройство, адрес которого совпадает с адресом на шине, получает сигнал СХ3 и узнает, что оно привлекается к передаче в качестве исполнителя. Устройство в соответствии с состоянием линий 12 и 23 управления лиБ 12691 бо принимает данные иэ канала связи, либо передает данные в канал связи и через некоторое время отвечает сигналом СХИ. Задатчнк, получая сигнал СХИ, либо сразу сбрасывает сигнал СХЗ (операция передачи информации из эадатчика в исполнитель — запись), либо принимает данные,, а потом сбрасывает СХЗ. Через некоторое время задатчик сбрасывает сигналы ад- 10 реса, управления и данных (при опе. рации зались) и сигнал "Занято"„освобождая тем самым канал связи для других устройств. Исполнитель, восприняв сброс сигнала СХЗ, сбрасы- !5 вает. сигнал СХИ и Д (при операции чтения). В результате система приходит в исходное состояние. Если на сигнал СЗХ задатчиком не получен сигнал СХИ в течение некоторого вре- 20 мени (тайм-аут), то в задатчике фиксируется ошибка и им производится сброс ранее сформированных сигналов.

В предлагаемой системе дпя органиэации параллельной работы высокопроизводительного процессора с медленно действующими блоками 3 и 5 вводавывода и высокоскоростными устройствами 11 прямого доступа используется многоуровневая система прерываний.30

Блоки 3 и 5 запрашивают по шинам

13 и 22 прерывание работы процессора на обработку информации в своих регистрах. Устройства 11 запрашивают. процессор об использовании канала связи. Запросы по шинам 13 и 14 посту. пают в анализатор 1 запросов, который производит их арбитраж — выделение наиболее приоритетного запроса, Устройствам 11 прямого доступа в память, способным выполнить передачу информации без использования процессора, присваивается наивысший приоритет — приоритет прямого доступа,так как они требуют обслуживания за ограниченный интервал времени, в противном случае в них может . происходить потеря информации, подготовленной к передаче. К каждому уровню приоритета может быть подклю- 50 чено достаточно большое (в архитектурном смысле неограниченное) число устройств.

Чтобы анализатор 1 запросов мог выделить из группы устройств, запра- 55 шивающих процессор по шинам 13 и 14 запроса передачи и подключенных к данному уровню приоритета, устройст42 Ь во, имеющее высший приоритет на данном уровне приоритета, в систему вводят однонаправленные шины (линии)

15 и 16, число которых равно числу уровней приоритета, Эти линии последовательно проходят через все устройства, подключенные к данному уровню приоритета, причем, чем ближе в электрической цепи к процессору, располагается устройство, тем более высокий приоритет на данном уровне оно имеет. Источником шин разрешения передачи является анализатор 1 запросов центрального канала, Для обеспечения одновременной работы нескольких задатчиков конфигурация предлагаемой системы (состав оборудования) должна быть занесена в блоки 10 реконфигурации. Настройка блока 10 осуществляется до начала применения.

Аппаратный способ настройки блоков

10 реконфигурации предполагает занесение до начала применения в первую

26 и вторую 27 схемы сравнения информации о конфигурации системы. Их настройка производится аналогично настройке селектора адреса любого блока 3 и 5 ввода-вывода или любого устройства 11 прямого доступа. Первая. схема 26 сравнения настраивается на адресную зону соответствующего периферийного канала, а схема 27— на адресные зоны центрального и всех других периферийных каналов.

Так же аппаратным способом производится настройка блока 10 реконфигурации на один из двух режимов. Если предполагается, что устройство 11 прямого доступа в память, становясь задатчиком, может обращаться к любому устройству системы и к любому блоку оперативного запоминающего устройства, т.е. к зоне адресов всей системы, то соответствующий блок 10 настраивается на первый режим работы—

РЕЖ1. Если же при организации прямого доступа устройством 11 предусматривается обращение только к зоне адресов "своего" периферийного канала, то блок 10 настраивается на второй режим работы — РЕЖ2 °

Рассмотрим функционирование системы в РЕЖ1. После включения питания машины и выдачи процессором .сигнала "Подготовка" на шину 12 все устройства системы переходят в исходное состояние. Блоки 10 под дей-.

1269

7 ствием сигнала "Подготовка" удерживают на своей шине 18 запрета высокий уровень, разрешая тем самым трансляцию сигналов через блоки 7 и 8, а значит и обмен сигналов между центральной и периферийной информационно-управляющими шинами 12 и 23.

Предположим, что устройство 11 запрашивает канал связи, формируя низкий уровень на периферийной шине 25 запросов передачи прямого доступа, который блоком 10 в РЕЖ1 передается на центральную шину 14 запросов прямого доступа. Низкий уровень, распространяясь в шине 14, достигает анализатора 1 запросов, информируя его о том, что одному из уст. ройств 11 требуется канал связи.

При соблюдении определенных условий анализатор 1 формирует высокий рп уровень ответного сигнала на шине

16,который достигает блока 10, находящегося первым к процессору в электрической цепи центральной однонаправленной шины 16 разрешения 25 передачи прямого доступа. Блок 10 анализирует состояние шины 25 и, если пришедший сигнал есть результат реакции анализатора 1 на запрос прямого доступа именно от этого 30 периферийного канала, блок 10 запрещает дальнейшее распространение сигнала в шине 16 и транслирует его на шину 24.

Высокий уровень шины 24 достигает З5 устройства 11, информируя его о том, что оно выбрано в качестве будущего задатчика канала связи. Если бы устройство 11 не запрашивало канал связи (высокий уровень шины 25, то блок 10 передал бы высокий уровень линии 16 другому блоку 10 и так до тех пор, пока сигнал шины 16 разрешения передачи прямого доступа не достигнет инициатора сигнала шины 45

14 запросов прямого доступа, поступившего в анализатор 1. Устройство

11 в ответ на сигнал 24 сбрасывает сигнал на линии 25, а анализатор

1 в ответ сбрасывает сигнал на линии 16. Когда текущий задатчик освобождает канал связи, устройство

11 формирует низкий уровень линии

"Занято" на шине 23 и тем самым становится задатчиком канала связи.

Блоками 8,9 и 7 низкий уровень."Занято" передается в центральную информационно-управляющую шину 12 и на

142

8 все шины 23, расположенные после других блоков 7-9.

Как и в известной системе пока все ресурсы остаются в распоряжении только одного задатчика. Предположим, что устройство 11 запрашивало канал связи для обращения к блоку 2 памяти центрального канала.

Устройство 11 устанавливает на шину 23 адрес одной иэ ячеек блока

2 и другую информацию, необходимую для осуществления обмена. Сигналы шины 23 транслируются на шину 12 блоками 8,9 и 7 и одновременно поступают в блок 10. Вторая схема 27 сравнения блока 10, сравнивая адрес на шине 23 с адресами центрального и всех других периферийных каналов, на которые он настроен, и делает вывод, что обращение происходит в зоне адресов чужого канала, Блок 10 оставляет в силе разрешение трансляции сигналов через блоки

8 и 7, и таким образом, устройство

11 продолжает оставаться единственным задатчиком в системе и заканчивает обмен с блоком 2 как описано выше. В данном случае предлагаемая система не дает выигрыша по сравнению с известной.

Рассмотрим случай, когда устройство 11 запрашивает канал связи для обращения к блоку 4, расположенному на этом же периферийном канале связи. Вторая схема 27 сравнения, анализируя адрес, формируемый устрой- ством 11 на шине 23, обнаруживает факт обращения по адресу, не принадлежащему зоне адресов центрального и всех других периферийных каналов связи, Она формирует на своем выходе низкий уровень. Блок 10 под ,цействием этого сигнала и сигнала

СХЗ, которым сопровождается адрес от устройства 11,формирует низкий сигнал на шине 18. Блок 7 под действием этого сигнала сбрасывает на шине 12 все сигналы, которые были ранее переданы на нее с шины 23.

В результате с точки зрения устройств центрального и остальных периферийных каналов канал связи становится свободным и может быть использован для других передач. Анализатор 1 запросов производит выборку будущего задатчика одновременно с обменом информацией между устройствами системы. Поэтому к момен12691

9 ту освобождения указанных каналов будущий эадатчик подготовлен и с этого момента времени возможна одновременная работа устройства— продолжение обмена между устройством 11 и блоком 3 на соответствующем периферийном канале связи, который сейчас логически отключен от других каналов (не обменивается информационно-управляющими сигнала- ;0 ми) и начало обмена между новым эа датчиком и новым исполнителем, Если новый задатчик и исполнитель принадлежит одному каналу, то под действием соответствующего блока 10 происходит его логическое отключение от других каналов и т.д. Таким образом может быть организована одновременная работа нескольких пар уст-. ройств. 20

Устройство 11, заканчивая обмен информацией с блоком 4, снимает . сигнал "Занято" с шины 23, что вызывает снятие блоком 10 низкого сигнала на его шине 18. В результате 25 логическая связь данного канала с другими каналами восстанавливается и система переходит в исходное состояние.

При укаэанной органиэации одновре-50 менной работы нескольких эадатчиков каждое устройство системы, становясь задатчиком в начале обмена, на какое-то время все-таки монополизи- . ( рует все средства системы. Поэтому практически таким способом можно организовать одновременную работу только пяти-шести задатчиков. Как и в известной системе 1 при большой длине очереди, организуемой анализатором 1, время ожидания все-таки может быть велико. Указанные недостатки можно устранить, если прямой доступ устройств 11 организуется только в зоне адресов "своего"

45 периферийного канала связи, т,е. устройство 11, становясь задатчиком, обращается только к блоку 4 своего канала. Практически это условие .выполняется загрузкой программ, под управлением которых работает устройство 11, в блок 4 памяти, расположенный в этом же канале. Зто дает воэможность настроить блок 10 в РЕЖ2- до начала применения.

В этом режиме сразу же после включения питания машины логическая связь между шинами 12 и 23 исклю42

l0 чена под действием низкого уровня на выходной шине 18 блока 10 и запрещена трансляция сигналов между шинами 25 и 14. В этом случае арбитраж на уровне прямого доступа для устройств 11 производится не анализатором 1, а блоком 10 реконфигурации.

Обращение задатчика центральнога канала к устройствам периферийного канала происходит следующим образом.

Задатчик помещает на шину 12 адрес одного иэ устройств периферийного канала и сопровождает его сигналом

СХ3. Первая схема 26 сравнения опознает факт обращения задатчика центрального канала к исполнителю периферийного канала. При этом блок

10 реконфигурации ожидает приход сигнала СХЗ с шины 12, анализирует состояние периферийного канала и, если он свободен, восстанавливает логическую связь между шинами 12 и 23. Таким образом происходит обра- щение задатчика центрального канала к исполнителю периферийного канала после завершения которого. блок 10 вновь исключает связь между. шинами

12 и 23 ° Устройство 11 при необходи мости организации прямого доступа устанавливает низкий уровень на шине 25. Блок 10 реконфигурации, если нет обращения к периферийному каналу со стороны устройств центрального канала, отвечает формированием высокого уровня на шине 24. В результате время предоставления ресурсов периферийного канала устройству 11 значительно сокращается. Во время работы устройства 11 им монополиэируются только ресурсы соответствующего периферийного канала.

Если одному из блоков 5 периферийного канала требуется прервать работу процессора., то он помещает низкий уровень на. шину 22, который транслируется через коммутатор 9, независимо от состояния блоке 10.

Сигнал разрешения передачи, формируемый анализатором 1 запросов центрального канала, на шину 15 проходит через блоки 3 и, если среди них не было устройства, требующего прерывания, через анализатор 6 запросов и коммутатор 9 и достигает блока

5 по шине 21. Когда блок 5 становится эадатчиком, он формирует на шине

23 сигнал "Прерывание", под действи10

11 1269 ем которого блок 10 восстанавливает логическую связь между шинами 12 и

23, После завершения операции прерывания логическая связь между шинами 12 и 23 разрывается.

Во втором режиме число одновременно работающих задатчиков практически неограничено и лимитируется не пропускной способностью канала связи, а общей суммарной емкостью блоков

2 и 4 в соответствии с разрядностью адресной .сетки.

Предлагаемая система позволяет не только рационально использовать ресурсы, но и в случае настройки бло- 15 ков реконфигурации в РЕЖ2 позволяет существенно повысить надежность работы однопроцессорного комплекса.

Повышенная защищенность системы от катастрофического отказа обусловли- Zp вается наличием логических разрядов между центральным и периферийными каналами в исходном состоянии.

В известной системе неисправность, возникающая в одном из каналов, 25 автоматически проявляется (транслируется) и во всех других каналах, в результате чего работоспособность всей системы нарушается. В предлагаемой системе неисправность локали- 30 зуется только в пределах того канала, где она возникает, не нарушая работоспособность всех других каналов. Попытки обращений устройств задатчиков исправных каналов к исполнителям неисправных каналов могут привести либо к срабатыванию механизма тайм- аута, либо к фиксации устойчивого отказа. И в том, и в другом случае задатчик информи- 40 рует анализатор 1 запросов, используя операцию "Прерывание", в результате выполнения которой их обращение к устройствам отказавшего канала может быть запрещено. 45

Таким образом, достигается повышение производительности однопроцессорного комплекса и увеличение его надежности. Степень детализации устройств в предлагаемой системе пол-50 костью соответствует степени их детализации в известной.

Функциональная схема анализатора

1 запросов центрального канала (фиг.3) является частью процессора.

Сигналы центральной шины 13 запросов передачи поступают на входы D D регистра 76 запросов прерываний.

142,12

С приходом строба опроса сигналов запросов передачи (77) от процессора состояние шины 13 фиксируется в регистре ?6, выходы которого подсоединены к схеме 78 сравнения, представляющей собой схему выбора наиболее приоритетного запроса и выполненную на элементах И-НЕ, Все схемы И-НЕ подсоединены к выходу триггера 79, фиксирующего состояние центральной шины 14 запросов передачи прямого доступа (ЗПД) в момент прихода от процессора строба запроса передачи прямого доступа (80).

Цепи и элементы, способствующие переводу анализатора 1 в исходное состояние при включении питания не показаны. В реальном арбитре эта процедура осуществляется под действием сигнала "Подготовка" в шине 12, При дальнейшем рассмотрении работы анализатора 1 предполагается, что его триггеры и регистры в исходном состоянии сброшены.

Рассмотрим работу анализатора запросов в режиме арбитража по пряI мому доступу. С приходом строба опроса ЗПД (80) и при наличии сигнала в шине 14 триггер 79 переходит в сос- тояние логической единицы. Низкий уровень на выходе Q триггера 79 блокирует работу схемы 78 сравнения, а сигнал с выхода Q поступает на первый вход элемента И-ИЛИ 8 1 и при отсутствии сигнала ПВБ (82) в центральной информационно-управляющей шине 12 формируется в шине 16 высокий уровень . В ответ на этот сигнал устройство (источник сигнала ЗПД) снимает сигнал на шине 14 и подтверждает принятие сигнала с шины 16 формированием низкого уровня сигнала (82).

Анализатор 1 запросов в ответ снимает высокий уровень в центральной шине 16 разрешения прямого доступа, в результате схема возвращается в исходное состояние °

Рассмотрим процедуру арбитража для сигналов центральной шины 13 запросов передачи (ЗП). С приходом от процессора строба опроса ЗП (77) в регистр. 76 записывается состояние шины 13. Если схема 78 сравнения не блокирована триггером 79, то на одном из ее выходов, соответствующем наиболее приоритетному запросу на шине 13 в данный момент времени, формируется низкий уровень (логичес12691

13 кая единица) . Выходы схемы 78 срав— нения соединены с второй группой входов компаратора 83, первая группа входов которого соединена с выходами разрядов регистра 84 команд и состояний процессора, в которых фиксируется приоритет программы, выполняемой процессором в текущий момент времени.

Компаратор 83 сравнивает приоритет процессора с наиболее приоритетным 1О запросом шины 13. Если приоритет процессора ниже приоритета запрашивающего устройства, на выходе компаратора 83 формируется высокий уровень, мы И 85. При отсутствии сигнала ПВБ (82) на выходе схемы И 85 появляется высокий уровень, который поступает на вторые входы схем 86 и на вход триггера 87. В результате триггер

87 переходит в состояние логической единицы, а на одном из выходов схем

86, соответствующем наиболее приоритетному запросу, появляется высокий

/ уровень, который поступает в шину 15.25

Устройство-источник соответствующего сигнала ЗП в ответ на приход сигнала разрешения передачи формирует в шине 12 сигнал ПВБ (82), который в центральном анализаторе поступает на второй вход схемы И 88, что приводит к появлению на ее выходе высокого уровня, В результате регистр 7 переходит в исходное состояние, а сигнал на центральной шине

15 разрешения передачи сбрасывается, Когда устройство — источник запроса

35 становится задатчиком в системе, оно формирует на центральной информацнонно-управляющей шине 12 сигнал "Преры-40 вание" (89) и информацию на шине 90 данных. Сигнал (89) поступает на первые входы схем И 91 и 92 и через время, отрабатываемое элементом 93 задержки, высокий уровень поступает на управляющие входы триггера 94 и регистра 95. Триггер 94 фиксирует факт прихода сигнала "Прерывание" (89), а регистр 95 запоминает содержимое линий 90 данных в центральной инфор50 мационно-управляющей шине 12„ Устройство-эадатчик по линиям 90 передает информацию, однозначно определяющую устройство-источник прерывания.. Выдержка времени элементом 92 необхо дима для завершения переходных процессов в канале и записи в регистр

95 достоверной информации, который поступает на первый вход схе- 15

42 14

Высокий уровень выхода триггера

94 вызывает сброс триггера 87 и формирование в шине 12 сигнала СХИ (68).

11осле прихода в анализатор 1 запросов сброса сигнала (89) сигнал (68) также сбрасывается. На этом процедура арбитража и операция "Прерывание" в канале связи заканчивается, Информация о факте прерывания (96) и об источнике прерывания (97) поступает в процессор, который после ее обработки сбрасывает триггер 94 и регистр-(95) сигналом (98), и схема возвращается в исходное состояние.

В предлагаемой системе любому ее устройству (блок памяти, устройство ввода-вывода или устройство прямого доступа) присваивается определенный адрес, который позволяет отличать данное устройство от всех других устройств системы. Во всех устройствах системы имеется специальный блок, выполняющий функции опознавания своего адреса — схема 99 сравнения (фиг.6).

В системе с одной магистралью в любой операции обмена информацией всегда участвуют два устройства, связанные между собой как задатчик (управляющее устройство) и исполнитель (управляемое устройство). В известной системе одновременно двух и более работающих на магистрали устройств быть не может. Все другие устройства, которым требуется магистраль для обмена, информируют об этом анализатор 1 запросов центрального канала по шинам запроса передачи.

Часть устройства, ответственная за, формирование сигналов запросов передачи и обмена сигналами с анализатором 1 вплоть до того момента, когда устройство становится задатчиком, является устройством 100 управления прерыванием. Устройство вводавывода запрашивает канал связи только для уведомления процессора о завершении устройством операции, инициированной ранее процессором, нли об об-, наруженной ошибке в процессе операции.

Принцип связи между устройствами системы — асинхронный, что позволяет участвовать в обмене устройствами различного быстродействия. Однако, чтобы не занимать единственную магистраль надолго, каждое устройство имеет не менее одного буферного ре-.

142

50

15 1269 гистра 101 данных для быстрого приема и выдачи данных.

В 3ВМ с магистральной структурой управление устройствами выполняется с помощью адресуемых регистров устройства, отдельные разряды которых осуществляют требуемые операции управления. Эти регистры входят в состав местного устройства (102) управления, которое осуществляет выбор одного из регистров устройства, производит запись или считывание информации в буферные регистры 101, а также инициирует ту или иную операцию в исполнительном механизме (пери- I5 ферийный аппарат), Устройства прямого доступа в память, кроме укаэанных операций, могут запрашивать шину для обмена информацией с оперативной памятью или 20 любым другим устройством без помощи процессора. Эти устройства способны функционировать в режиме задатчика, т,е. имеют возможность управлять этим обменом самостоятельно. Эти

° функции осуществляются устройством (103) управления задатчика.

Блоки оперативных запоминающих устройств, кроме указанных функциональных частей, содержат запо-,30 минающую среду. состоящую из взаимосвязанных запоминающих элементов.

Уровень детализации функциональных частей блоков 2 и 4, за исключением схемы (99) сравнения, соответствует уровню стандартных функциональных элементов и не требует дальнейшей конкретизации. Местное устройство (102) управления здесь выполняет роль дешифратора кодов опе- Ю рации, из которых основными являются операции чтения и записи. Функции запоминающих устройств ограничены исключительно хранением информации в запоминающей среде.

Схема (99) сравнения является распространенным функциональным элементом, который представляет собой .адресный дешифратор с усеченным числом выходов, в данном случае од- 50 ним. Схема сравнения может быть выполнена различными способами, в частности схема сравнения блоков

3 и 5 ввода-вывода устройств прямого доступа может быть выполнена на основе одноразрядного постоянного запоминающего устройства, адресные входы которого соединяются с адресными линиями информационно-управляющей шины. До начала применения логическая единица заносится аппаратно (путем прожига плавких перемычек в постоянном запоминающем устройстве) только в те ячейки, которые соответствуют адресу, выделенному для данного устройства. При этом логическая единица на выходе схемы 99 сравнения будет иметь место только при совпадении адреса, зафиксированного аппаратным путем, с адресом, пришедшим по информационно-управляющей шине 12.

Функциональная схема местного устройства 102 управления представлена на фиг.7. После включения питания машины в информационно-управляющей шине 12 появляется сигнал "Подготовка" (69), переводящий все устройства системы в исхд ное состояние.

В местном устройстве (102) управления сигнал (69) заводится на установочные входы R регистра (104) команд и регистра (105) состояний, а также на первый вход схемы ИЛИ 106, выход которой подсоединен к установочному входу К триггера 107. В исходном состоянии укаэанные регистры и триггер сброшены. В предлагаемой системе управление работой устройства ввода-вывода осуществляется с помощью адресуемых регистров, в данном случае регистра 104. Установка в логическую единицу отдельных битов этого регистра возбуждает ту или иную операцию в устройстве. Такими операциями могут быть перемотка ленты, установка головки в исходное состояние, возврат каретки и другие, специфические для каждого устройства операции, Ряб битов имеет универсальное значение для всех устройств системы, например бит разрешения прерывания, бит запуска операции чтения (выводы информации из данного устройства), бит запуска операции записи и др.

Рассмотрим операцию записи информации в устройство ввода-вывода, которая представляет собой запись требуемой информации в буферный регистр

108 н установку бита запуска операции записи в регистре 104. Доступ к указанным регистрам может быть разрешен при совпадении логических единиц на входах схемы И 109. Первый вход схемы И 109 соединен с вы17 12691 ходом схемы (99) сравнения, второй вход — с сигналом синхронизации задатчика (67) в шине 12, а третий с выходом Q триггера 107. Если устройство свободно, адрес на шине 12 совпадает с адресом устройства (старшие значащие разряды адресных линий) и приходит управляющий сигнал от задатчика, на выходе схемы И 109 появляется высокий уровень. Последний 10 поступает на управляющие входы де.шифратора (11IO) регистра и дешифратора 111 кода операции. Первый производит декодирование младших значащих разрядов адресных линий 65 и выбор 15 одного из регистров устройства, а второй — декодирование операции, затребованной задатчиком и определяемой линиями (112) управления в шине 12, 20

В рассматриваемом случае выход В дешифратора 110 соответствует регистру 108, а выход В„ - регистру 104.

Аналогично выход В, дешифратора 111 соответствует операции записи, а выход В, — операции чтения. При организации записи в регистр 108 на выходах Во дешифраторов 110 и 111 появляются высокие уровни и, как следствие, на выходе элемента И 113. 30

С выхода элемента И 113 высокий уровень поступает на адресный вход А, мультиплексора 114 и на вход элемента (115). задержки. Мультиплексор 114 настраивается на прием с шины 12 и пе 5 редает состояние линий данных (116) на вход буферного регистра 108 ° Через некоторое время, отрабатываемое элементом 115 и достаточное для установки достоверной информации на инфор- 40 мационных входах регистра 108, высокий уровень передается через элемент ИЛИ 117 и производит запись информации в регистр 108 по динамическому управляющему входу. Сигналы с 45 выходов регистра 108 поступают