Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть применено для построения запоминающих устройств на интегральных микросхемах. Целью изобрегения является повышение быстродействия устройства. Устройство содержит матрицу запоминающих элементов, формирователи выходных сигналов, блоки восстановления потенциалов, блоки выборки разрядов, выполненные па транзисторах, генераторы тока, формирователь сигналов разрешения записи. Повышение быстродействия достигается путем введения в устройство формирователей переключающих сигналов, каждый из которых выполнен на транзисторе, двух диодах и двух резисторах, четвертого и пятого ключевых транзисторов блоков выборки разрядов , четвертого и пятого генераторов тока, которые обеспечивают форсированное переключение запоминающих транзисторов в элементах памяти при записи и ускоряют процесс перезаряда емкостей разрядных пшн матрицы при считывании за счет протекания Ф дополнительных токов в течение переходных процессов. 2 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Цц4 G ll C ll 40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ф/Ъ, гОПИСАНИЕ ИЗОБРЕТЕНИЯ 1Ц

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

БВ . ;. (21) 3866346/24-24 (22) 11.03.85 (46) 07.11.86. Бюл. № 41 (72) IO В. Барчуков, О. М. Лавриков, О. А. Мызгин, В. А. Неклюдов и А. Г. Сергеев (53) 681.327 (088.8) (56) Электронная техника. Сер. 3. Микроэлектроника, 1975, вып. 3, с. 15.

9ЕЕЕ .1. of Solid State Circuits, 1975, р. 850. (54) ЗАПОМИ НАЮ1ЦЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть применено для построения запоминающих устройств на интегральных микросхемах. Целью изобретения является повышение быстродействия устройства. Устройство содержит матрицу

„„SU„„1269208 А1 запоминающих элементов, формирователи выходных сигналов, блоки восстановления потенциалов, блоки выборки разрядов, выполненные на транзисторах, генераторы тока, формирователь сигналов разрешения записи.

Повышение быстродействия достигается путем введения в устройство формирователей переключающих сигналов, каждый из которых выполнен на транзисторе, двух диодах и двух резисторах, четвертого и пятого клк>чевых транзисторов блоков выборки разрядов, четвертого и пятого генераторов тока, которые обеспечивают форсированное переключение запоминаюгцих транзисторов в элементах памяти при записи и ускоряют процесс перезаряда емкостей разрядных шин матрицы при считывании за счет протекания дополнительных токов в течение переходных процессов. 2 ил.!

269208

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств на интегральных микросхемах.

Цель изобретения — — повьпиение быстродействия устройства.

На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 — принципиальная схема одного из вариантов выполнения элемента памяти.

Устройство содержит (фиг. 1) элементы

1 - — 1„, „памяти (где m и и — целые числа), усилительные транзисторы 2 „3 . формирователей выходных сигналов, разрядные шины 4 „, 5ь „столбцов матрицы, шины 6 и 7 управления, формирователь 8 сигналов разрешения записи. На фиг. обозначены первый 9 и второй !О выходы устройства.

Устройство содержит также управляюгцие транзисторы l l i „и резисторы 12i блоков 13 восстановления потенциалов, шину 14 первого опорного напряжения, ключевые транзисторы 15< „— -17 „с первого по третий блоков 18 выборки разрядов, генераторы 19-21 тока с первого по третий, диоды 22 ., 23 „, управляющие транзисторы 24 „, первые 25 „и вторые 26 .„ резисторы формирователей 27 нереключак>щих сигналов. На фиг 1 обозначена также шина 28 второго опорного напряжения. Устройство содержит также четвертые 29 .„ и пятые 30 i „ключевые транзисторы блоков 18 выборки разрядов, четвертый 31 и пятый 32 генераторы тока, запоминаюгцие транзисторы 33 и 34 и нагрузочные элементы, например резисторы 35 и 36 элементов 1 памяти и группу генераторов 37 . „, тока.

На фиг. 1 обозначены адресные входы 38 и 39 „. На фиг. 2 показан пример выполнения запоминающих элементов 1 !..., в которых нагрузочные элементы выполнены на р-и-р транзисторах 40 и 41, образующих тиристоры совместно с транзисторами 33 и 34 соответственно. На фиг. 1 обозначен также выход 42 формирователя 8 сигналов разрешения записи.

Устройство работает следующим образом.

Выборка информации осуществляется обычным для ЗУ такого типа образсм. Рассмотрим для определенности выборку элемента 1 памяти. В исходном состоянии на входе 38 — 1 поддерживается низкий потенциал. На входе 39 низкий потенциал и транзисторы 15i, 16ь 17ь 29ь 30 выключены. Потенциалы на шинах 4i и 5i равны, поддерживаются блоком 13 на высоком уровне и определяются из уравнения

Upe Еои — Uas ь где Е i — величина первого опорного напряжения иа входе 14;

&э,,— — напряжение эмиттерного перехода транзистора lь

Величины Е > опорного напряжения на входе 28 и сигнала Uq p.c на управляюшей шине 42 в режиме считывания выбираются из соотношений

5 Еоп 2 .ф Upnl — U1. Р (/>ар Е» з + U ip <, где Ui. р. и С4-.ю — граничные напряжения отпирания диодов 22, 23 и транзистора 24, при этом диоды 22, 23) и транзистор 24

10 закрыты.

При выборке элемента l i i памяти на вход 38 поступает положительный импульс напряжения и в результате подачи положительного импульса напряжения на вход 39 в шины 4i и 5i через гранзисторы 15i и 16 !

5 поступают разрядные токи !, приблизительно равные токам генераторов 19 и 20. Одновременно вклк>чается транзистор )7i и его коллекторный ток, приблизительно равный току генератора 21, протекает через резистор 12 и приводит к снижению потенциала на базе транзистора 11ь В результате транзистор 11 закрывается и начинается процесс разрядки емкостей Ñp. разрядных шин токами Ip этих шин, а потенциалы на этих шинах понижаются. При выборке включа25 ются транзисторы 29 и 30 и их коллекторные токи, приблизительно равные токам 1з генераторов 31 и 32, протекают через резисторы 25 и 26 и понижают потенциалы на катодах диодов 22 и 23ь В результате диоды 22 и 23 отпираются и часть токов 1» через эти диоды поступает в шины 4i и 5ь

Длительность tp процесса разряда емкостей

Ср определяется соотношением

Ср МЛ»

tptu =

lрш в котором А(l — логический перепад напряжения на разрядной шине, а ток 1 складывается из тока li и тока через соответствующий диод 22 или 23ь В ЗУ большой информационной емкости, где Ср» образуется емкостями m элементов ) i „, памяти, величи4О на tp ° по отношению к полной задержке считывания tc составляет

tpIU (О 5 — 0,7) 1-, а задержки сигналов в блоках 18, 13 и фор45 мирователе 21 пренебрежимо малы по сравнению с tpni.

Рассмотрим считывание логической «!» из элемента li i. При этом транзистор 34 включен, а транзистор 33 выключен. Величина Eon на входе 2<3 выбирается из соот ношения

E» — (1" ы — = Ж вЂ” Ua,ç — -(/: зз, где (/6.2<, &-.;и и (lзз — напряжение на прямо смещенном эмит55 терном переходе транзисторов 24, 34 и диода 23 соответственно;!

269208

Uc> !.1 — потенциал базы транзистора 34 в режиме выборки.

При этом по окончании процесса разряда емкости шины 41, когда потенциал на шине 4! опустился настолько, что отпирается эмиттерный переход транзистора 34, диод 231 закрывается, а транзистор 241 открывается и ток /> отводится в транзистор 241. Таким образом ток /2, обеспечивающий ускоренный (форсированный) перез«ряд емкостей ра3рядных шин, протекает в них только в теч(ние длительности переходного процесса в разрядных шинах, вследствие чего сокращается время считывания.

Рассмотрим запись логического «О» в элемент 111. В исходном состоянии элеменг

111 хранит логическую «1», а ЗУ находится в стационарном режиме выборки элемент«

I l l. При этом ток Il из генератора 20 протекает в транзистор 34, ток /! генератора !9 протекает в транзистор 21, а токи I,> источников 3! и 32 протекают в транзистор 241 и частично в резисторы 251, 26>.

Г1ри записи логического «О» на базу транзистора 2 по шине 6 поступает сигнал с низким напряжением U(l(U(яя (U ;I;I -- потенциал базы выключенного транзистора 33 в исходном состоянии), а на базу транзистора 31 llo шине 7 поступает сип!ал высокого напряжения U-,)/Л11. При этом ток II шины

51 перекл)очается из транзистора 34 в транзистор 31, а ток Il шины 41 переключается 30 из транзистора 21 в транзистор 33. В результате начинается этап переключения элемента 111, в процессе которого транзистор 33 включается, а транзистор 34 выключается.

Одновременно с сигналами //6 и I-, по шине 42 подается сигнал низкого напряжения 35

U. I.: обеспечивающий перевод соответствующего формирователя 27 в режим записи информации. Величина U)»I . на шине 42 выбирается из соотношения

// (//-- + // — // — ц 40

Г1ри этом после подачи сигнала U)>il токи I> генераторов 31 и 32 переключаются из транзистор 241 в диоды 221, 231 и частичНо протекают в резисторы 251, 261. Ток /.. диода 231 складывается с током Il источника 4

20, протекает в транзистор 31 и практически не влияет на время переключения элемента 111. Ток /;.. диода 221 складывается с током II генератора 19 и поступает в транзистор 33. Ток шины 4„равный сумме токов

ll и I gg, в значительной степени определяет 50 величину времени переключения и соответственно время записи информации. Ток /;.2, протекающий в течение записи в транзистор 33, обеспечивает форсированное переключение элемента !11 памяти. По окончании записи, когда на шину 42 подается высокий потенциал, диоды 221 и 231 закрываются и ЗУ возвращается в исходное состояние.

Кроме того, предлагаемое техническое решение может использоваться в ЗУ с потенциальным считыванием, когда разрядные усилители считывания и записи выполняются раздельно и к разрядным шинам подсоединяк)тся базы транзисторов усилителя считывания, а также в случае выполнения ЗУ на других элем IIT«x памяти.

Форчуза из(н)/)етения

Запоминающее устройство, содержа!цее группу генераторов тока, матрицу элементов памяти, каждый из которых выполнен из нагрузочных элементов, первого и второго запоминающих транзисторов, базы и коллекторы которых соединены по триггерной схеме с первыми выводами первого и второго нягрузочныx элементо» соответствеи!и), вторьц выводы которых являются «дреснь1м входом

1l(рвой группы ус ройствя, причем первы() M И I г(I) 1» з«IIО >1 И 111! IOI!!И х Тр«113ИСТОрОВ Ilодк.!1оч(ч1ы соответственно к первой и !ггорой разрядным шинам (.00TH(тственно л.о.нн((l и «три цы, 11 вторые эм иттеры — к вы х()ду соотв(гствукццегo генератора тока груlllll l, формирователь сигналов разрешения записи, формирователи выходных сигналов, к«ждый из которых выполнен из первого и второго у(илительных транзисторов, базы которых и Одел к) ч е н ы к в ы х Од !1 м ф О р м и р О в 1! Те.з я с и 1 палов разрешения записи, эмиттеры со«динены соответственно с первой и второй разрядными шинами соответствующего столбца матрицы, а коллекторы являются соотв(тственно первым и вторым выходами устройства, блоки восст«новления потенциалов, каждый из которых выполнен из упрйвляк)щего транзистора и резистора, первый вывод которого подключен к шине первого Опорного напряжения, «второй вывод подкл!Очен к базе управ 1HIoIII(10 транзистора, первый и второй эмиттерь, которого соединены сooTветственно с первой и второй разря ых транзисторов с первого по третий, эмиттеры которых соединены с выходами одноименных генераторов тока, а базы яв.!яются адресным входом второй группы устройства, причем коллекторы первого и второго клю IOBIIx транзисторов соединены .Оответственно с первой и второй разрядными шинами соответствующего столбца матрицы, а коллектор третьего ключевого транзистора подключен к базе управляющего транзистора соответствующеl î блока восстановления потcíöèàëов, отличиюи ееся тем, что, с целью повышения бысгродействия устройства, в него введены четвертый и пятый генераторы тока, четвертый и пятый ключевые транзисторы блоков вы1269208 (.ост двителв Т. Заинеза

Релаитор С. 11еиари Те р«1 И. Верее Коррек1ор Т. Колб

Заказ 6043/55 Тираж 543 Г1о заисное

ВНИИГ1И Государственного комитета (ХСР по делам изобретений и озкрыгий

113035, Москва, Ж вЂ” 35, Раушская наб, д. 4/5

Фнаиа:f ППП «11атент», г Ужгород, ул. Проектная 4 борки разрядов, формирователи пе1з KJIK)чающих сигналов, каждый из которых выполнен на диодах, резисторах н управляк)щих транзисторах, коллекторы которых подключены к шине питания, а первый н второй эмиттеры соединены соответственно с катодом первого диода и первым выводом первого резистора и с катодом второго диода и первым выводом второго резистора, причем вторые выводы резисторов сое fff Hf.lif>f с шиной второго опорного напряжения, а»оды диодов подключены соответствгнно к первой н второй разрядным шинам соответствующего столбца матрицы, а катоды — соответственно к коллекторам четвертого и пятого ключевых транзисторов соответствующего блока выборки разряда, эмиттеры которых соединены с выходами четвертого и пятого генераторов тока, а базы — с базой первого ключевого транзистора соответствующего олока выборки разряда, базы управляющих транзисторов формирователей переключаю1о щих сигналов подключены к третьему выходу формирователя сигна.чов 1зазре1пения записи.