Кодек блочных кодов

Кодек блочных кодов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, автоматике и телемеханике , к устройствам кодирования и декод.ирова ия информации и может быть использовано в цифровых системах обработки и передачи дискретной информации . Изобретение позволяет повысить достоверность декодирования за счет устранения начальной неоднозначности и скачков фазы произвольного порядка. Кодек блочных кодов содержит М-кодеров, цифро-аналоговый преобразователь, канал связи, аналого-цифровой преобразователь и М ступеней декодирования. Каждая К-ая ступень декодирования, где К , содержит блок памяти объемом п-(М + 2 - К) бит, где п - длина кодового слова, фазовращатель, выполQ ненньш в виде сумматора по модулю 2М-и-к элемент НЕ, первый и второй декодеры, элемент неравнозначность, два элемента памяти,два счетчика, элемент сравнения и коммутатор. Каждая ступень, кроме М-ой, содержит логический анализатор и два элемента И. Логический анализатор ГО состоит из трех элементов НЕ, эле-ч мента 2И-ИЛИ, двух элементов И и о 00 двух элементов ИЛИ. 1 з.п. ф-лы, 4 ил. г (

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (511 4 Н 03 М 13/00

ВГРТК" Р Р" %

1В.:

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3832985/24-24 (22) 29.12.84 (46) 15.11.86. Бюл, № 42 (72) В.В.Гинзбург, А.С.Данилин и С.Л.Портной (53) 681.325(088,8) (56) Штарьков Ю.М. Исправление ошибок кратности t > d/2 при мажоритарном декодировании. — Проблемы передачи информации, 1966, т. 2, № 3, с. 39 47

Справочник по интегральным мик— росхемам. Изд, 2 — е под ред. Б.В.Та— рабрина, М.: Энергия, 1980, с. 146.

Колесник В.Д., Мирончиков Е.Т.

Декодирование циклических кодов. М.:

Связь, 1968, с, 113, рис. 4,1, с. 118, рис. 4.2, IEEE Transaction on Infогшаtion

Theory, 1977, Мау, 1Т-23, № 3, р. 371-377. (54) КОДЕК БЛОЧНЫХ КОДОВ (57) Изобретение относится к вычислительной технике, автоматике и телемеханике, к устройствам кодирования и декодирования информации и может

„„яо„„егоsive быть использовано в цифровых системах обработки и передачи дискретной информации. Изобретение позволяет повысить достоверность декодирования за .счет устранения начальной неоднозначности и скачков фазы произвольного порядка. Кодек блочных кодов содержит М вЂ кодер, цифро †аналоговый преобразователь, канал связи, аналого-цифровой преобразователь и М ступеней декодирования. Каждая

К-ая ступень декодирования, где К

1 — М, содержит блок памяти объемом и (М + 2 — K) бит, где п — длина кодового слова, фазовращатель, выполненный в виде сумматора по модулю

2 ", элемент НЕ, первый и второй декодеры, элемент неравнозначность, два элемента памяти,два счетчика, элемент сравнения и коммутатор.

Каждая ступень, кроме M-ой, содер— жит логический анализатор и два элемента И. Логический анализатор состоит из трех элементов НЕ, эле— мента 2И-ИЛИ, двух элементов И и двух элементов ИЛИ. 1 з.п ° ф-лы, 4 ил.

1270899

Изобретение относится к вычислительной технике, автоматике и тепемеханике, к устройствам кодирования и декодирования информации и может быть использовано в цифровых системах обработки и.передачи дискретной информации.

Целью изобретения является повыдостоверности декодирования за счет устранения начальной неоднозначности и скачков фазы произвольного порядка.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2 схема логического анализатора; на фиг. 3 — схема канала связи, включающего систему цикловой синхронизации, на фиг. 4 — временные диаграммы работы устройства.

Кодек блочных кодов содержит М кодеров 1 ° 1-1.М, цифроаналоговый преобразователь 2 (ЦАП), аналого-цифровой преобразователь 3 (АЦП), канал 4 связи, Каждая ступень декодирования со держит блок 5 памяти, объемом и (М +

+ 2 — К) бит (где n — длина кодового слова, К вЂ” номер ступени 1 — М), первый декодер 6, выполненный в виде декодера фазируемых кодов, логический анализатор 7 (кроме M-й ступени), фазовращатель 8, выполненный в виде +1-К сумматора по модулю 2, элемент

9 неравнозначность, входы 10.1 — 10.M являются входами устройства, вход

11 является первым управляющим входом устройства, вход 12 — вторым управляющим входом устройства, выходы 13.1-13.М вЂ” входом устройства,. элемент 14 НЕ, второй декодер 15., идентичный первому декодеру 6, два элемента 16 и 17 памяти, два счетчи— ка 18 и 19 импульсов, элемент 20 сравнения и коммутатор 21. Каждая ступень декодирования, кроме M-й,содержит также два синхронизатора 22 и 23, Логический анализатор 7 (фиг. 2) представляет собой комбинационную логическую схему и содержит первый элемент 24 НЕ, элемент 25 2И-ИЛИ., элементы 26 и 27 И, второй элемент

28 НЕ, два. элемента 29 и 30 ИЛИ, третий элемент 31 НЕ.

Канал 4 связи, включающий систему цикловой синхронизации, изображен на фиг. 3, Синхронизация осуществляется с помощью коротких цикловых меток, размещенных во времени между, группами кодовых слов в информационном сигнале, поступающем на вход канала 4 связи.

Канал 4 связи состоит из элемента 32 управления, фазового модулятора 33, линии 34 связи, фазового демодулятора 35, второго усилителя 36, генератора 37 цикловых меток, приемника 38 цикловых меток, двух генера10 торов 39 и 40 тактовых импульсов, делителя 41 частоты, триггера 42, первого усилителя 43, аналогового сумматора 44 °

Триггер 42 и делитель 41 частоты

15 входят в состав элемента 32 управления. Аналоговый сумматор 44 включен в состав канала 4 связи для введения в информационный сигнал цикловых меток, для чего один из его входов

20 соединен с выходом генератора 37 цикловых меток. Первый усилитель 43 имеет коэффициент усиления ZJi/2 для того, чтобы сигнал на входе фазового модулятора 33 менялся в пределах

25 от 0 до 2». На выходе фазового модулятора 33 в этом случае получается сигнал, необходимый для передачи по линии 34 связи. На выходе фазового ! демодулятора 35 получается сигнал, ЗО меняющийся от 0 до 2 . Второй усилитель 36 имеет коэффициент усиления

N+i

2 /(2н) и необходим для того, чтобы сигнал на его выходе менялся в иФ j пределах от 0 до 2

Работа кодека блочных кодов поясняется временными диаграммами сигналов в характерных точках схемы (фиг. 4), где указаны следующие сиг4О налы: а) на входе 1 — го кодера 1 ° 1", б) на входе М-го кодера 1.М; в) на выходе генератора 37 цикловых меток; г) на выходе К-го кодера 1.К, К = 1.М; д) на выход» аналогового сумматора 44; е) на выход» приемника 38 цикло5Î вых меток, ж) на выходах декодеров 1-й ступени, з) на выхэдах 1-й ступени, и) на выходах декодеров 2-й сту55 пени, к) на выхода х 2-й с туп»ни, л) на втором выходе элемента 32 управления,;

899

1270

20 равна

3 м) на первом выходе элемента 32 управления, Кодек блочных кодов работает следующим образом.

Информационные сигналы поступают на входы 10. 1,. ° ., 10,M кодеров 1. 1, 1.М блочных кодов (п, К„, d ), 1.М,где и — длина кода, К; — число информационных символов, d „. минимальное хеммингoBo расстояние i-ro кода, Коды выбраны фазируемыми и двоичными. Сигналы с выходов кодеров

1.1-1,М поступают на соответствующие входы ЦАП 2, на выходе которого обМ разуется 2 -ичный сигнал, отвечающий 5 номеру передаваемого сигнала на единичной окружности.

При этом удельная скорость передаваемого сигнала в битах на символ

1 к=-)к;

П11

Амплитуда сигнала с выхода ЦАП 2 нормируется при помощи первого усилите25 ля 43 канала 4 связи, чтобы соответствовать значению фазы передаваемого сигнала Г1 †кратн фазовой манипуляции. м

После передачи группы 2 -ичных кодовых слов в канал 4 связи (фиг.3) при помощи генератора 37 цикловых меток передается короткая метка для цикловой синхронизации, которая объединяется с информационным сигналом в общий сигнал в аналоговом сум- 35 маторе 44.

Тем самым передаваемое в канал 4 кодовое слово имеет вид матрицы А, ! Ы„1), i = 1 M, j = 1 п. Каждая строка матрицы A соответствует сло- 40 ву кода (i-я строка соответствует

i-му коду); каждый столбец матрицы

А соответствует в двоичном виде номеру передаваемой фазы на j îì тактовом интервале. 45

С выхода демодулятора 35 на входе второго усилителя 36 получается значение принимаемой фазы, отличающееся от передаваемого за счет шумов линии

34 связи и начальной неоднозначности 50 фазы. На выходе усилителя 36 формируется сигнал в диапазоне от 0 до

М+1

2, который поступает на вход АЦП 3, Сигнал на выходах АЦП 3 соответствует матрице В =) ; ), i = 0,M, Г,п. Каждая строка матрицы В. от первой до M-й соответствует при-нятому слову i ro кода (и, kg, d ), а каждый столбец, за исключением символа Ь,, соответствует жесткому" значению номера принятой фазы. Символ 1О, указывает к какому из двух соседних возможных значений фазы ближе принятый сигнал. Кроме того, за счет начальной неоднозначности фазы 2 -ro порядка каждый столбец

11 (без Роь ) может быть повернут на постоянный угол Т 27 /2 (Т =

= О, 1, 2, 3, ...,) .

Процесс декодирования состоит из

M шагов, осуществляемых в M последо,вательных ступенях декодирования (фиг. 1), при этом на К вЂ” м шаге (К

1, M) производится три операции: декодирование К-м кодом (и, К„, d,); обнаружение скачка фазы; коррекция всего сигнала по результатам декодирования и обнаружения скачка.

Если на первом шаге декодирования (К=1) значение 7 четно, то для первого кода скачка фазы не происходит. Если же Y нечетно, то для первого кода происходит как бы "обратная работа", т. е, кодовое слово меняется на инверсное. В предлагаемом кодеке декодируется и само слово (n, К1, d ), кода и его инверсная в идентичных декодерах 6 и 15. Затем векторы ошибок запоминаются в элементах 16 и 17 памяти и одновременно поступают на счетчики 18 и 19, которые за п тактов вырабатывают в двоичной форме число, соответствующее числу ошибок ° Далее с помощью элемента 20 сравнения выделяется вектор ошибок, имеющий минимальное число ошибок, который прибавляется к принятому слову кода (и, К,, d<) для нахождения переданного слова.

Если минимальным оказывается вектор ошибок с первого декодера 6, то в канале 4 связи не было скачка фазы.

В противном случае минимальным будет вектор ошибок со второго декодера 15, и скачок фазы обнаруживается. Независимо от наличия или отсутствия скачка фазы принятого сиг— нала в слове первого кода исправляется С1 = (d 1 — 2)/2 ошибок. После выбора минимального вектора ошибок по команде элемента 20 сравнения через коммутатор 21 пропускается именно этот вектор °

1270899.

При помощи первого логического пр анализатора 7,1 производится анализ ра получаемых сигналов и вырабатывается со решение,на какой угол следует павер- ля нуть весь сигнал по результатам де- 5 вь кодирования и обнаружения скачка. т

При коррекции на первом шаге де- вх кодирования решаются две задачи; Во- вь первых, компенсируется замеченная вь первым кодом ошибка, при этом сигнал 10 Мпереводится в ближайший по значению вх о, Во-вторых, компенсируется ска- вы чак фазы так, чтобы для сз едующего ст (второго) кода получалось либо пра- со вильное слово, либо его инверсия. 15 по

Для этого значение Т надо искусст- о венно сделать четным. Значение тре- с буемого поворота фазы вырабатывает- ди ся в цифровой форме логическим анали- но затором 7. 1, а сам поворот осуществ- 20 пр ляется фазовращателем 8, на первые вь входы которого поступает столбец „, 2 (без 3<>, ), а на вторые — значение ва коррекции, ко

Декодирование в следующих ступе- 25 па нях (2 К М) осуществляется анало- со гично. При последнем декодировании ст (K=M) отсутствует необходимость кор- вв рекции, поэтому в последней ступени си отсутствует анализатор 7 и фазовра- 30 ко щатель 8. э

Формула из обретения

Кодек блочных кодов, содержа35 щий М кодеров, где М-кратность фазовой манипуляции сигналов, входы которых являются входами устройства, выходы подключены к соответствующим входам цифроаналогового преобразава40 теля, выход которого через канал связи соединен с входом аналога-цифрового преобразователя и M ступеней декодирования, каждая из которьп, кроме M-й ступени декодирования, 45 содержит фазовращатель, каждая ступень декодирования содержит блок памяти объемом и (М + 2 — К) бит, где и-длина кодового слова, К-номер ступени декодирования, К = 1 — М,, первый декодер и элемент неравнозначность, (К-1)-й выход блока памяти соединен с первым входом элемента неравнозначность, выход которого является выходом К-й ступени декодирования устройства, вход первого декодера первой ступени соединен с первым выходом аналого"цифровога еабразователя, вход первого декаде" каждой ступени с второй по M-ю единен с К-м выходом фазовращатепредыдущей ступени декодирования, гходы аналого-цифрового преабразоваеля подключены к,соответствующим одам блока памяти первой ступени, ходы блока памяти, кроме (К-1)-го хода, каждой К-ой ступени, кроме ой, подключены к соответствующим одам фазовращателя той же ступени, ходы фазовращателя предыдущей упени декодирования подключены к ответствующим входам блока памяти следующей ступени декодирования, т л и ч а ю шийся тем, что, целью повышения дастоверности декарования за счет у< транения начальй неоднозначности и скачков фазы оизвольного порядка, фазовращатель пталнен в виде сумматора па модулю м+ <-к в каждую ступень декадирания введены элемент НЕ, второй дедер, первый и второй элементы мяти, коммутатор, счетчики импульв и элемент сравнения, в каждую упень декодирования, кроме M-ой, едены логический анализатор и нхронизаторы, в каждой ступени дедирования первые н вторые входы лемента сравнения годключены соответственно к соответствующим выходам первого и второго счетчиков импульсов, первые входы первого и второго счетчиков импульсов объединены и являются первым управляющим входом каждой ступени декодирования, вторые входы первого и второго счетчиков импульсов объединены соответственно с входами первого и второго элементов памяти и подключены к выходам первого и второго декодеров, выходы первого и второго элементов памяти подключены соответственно к первому и второму входам коммутаторов, К-й выхац фазавращателя предыдущей ступени соединен через элемент

НЕ с входом второго декодера последу. ющей ступени декодирования, первые входы синхронизаторов объединены и являются вторым управляющим входом ступени декодирования, выход первого синхронизатора соединен с вторым входом элемента Неравнозначность и первым входом логического анализатора, второй вход которого объединен с управляющим входом коммутатора и подключен к выходу второго синхронизатора, выход коммутатора

1270899

M-ae ступень

f7. подключен к второму входу первого синхронизатора, третий вход логического анализатора в К-ой ступени соединен с К-м выходом блока памяти этой ступени, выходы подключены к управляющим входам фазовращателя, в M-ой ступени декодирования выход элемента сравнения соединен с управляющим входом коммутатора, выход <оторого подключен к второму входу элемента Неравнозначность, 2. Кодек по п. 1, о т л и ч а ю шийся тем, что логический анализатор содержит элементы НЕ, элемент 2И-ИЛИ, элементы И и элементы ИЛИ, первый вход логического анализатора подключен к первому входу элемента 2И-ИЛИ, первому входу первого элемента И и входу первого элемента НЕ, выход которого соединен с вторым входом элемента 2И-ИЛИ и первым входом второго элемента И, второй вход логического анализатора подсоединен непосредственно к вторым входам первого и второго элементов И соответственно, третьему входу элемента 2И-ИЛИ и через второй элемент

НŠ— к четвертому входу элемента 2ИИЛИ, третий вход логического анали10 затора соединен непосредственно с пятым входом элемента 2И-ИЛИ, третьим входом первого элемента И и через третий элемент НŠ— к третьему входу-второго элемента И, выход кото15 рого соединен с первым входами первого и второго элементов ИЛИ, вторые входы которых подключены соответственна к выходам элемента 2И-ИЛИ и первого элемента И, выходы второго элемента И и элементов ИЛИ являются выходами анализатора.

1270899

Составитель О.Тюрина

Техрец И. Попович корректор С,11(екмар

Редактор А.Долинич

Заказ 6254/58 Тираж 81б Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )1(-35, Рауиская наб,, д. 4/g

Производственно-полиграфическое предприятие, г.ужгород, ул,Проектная, 4