Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть применено при разработке контрольно-испытательной аппаратуры для контроля блоков памяти. Целью изобретения является повышение быстродействия устройства . Устройствосо; ержит счетчик адреса, блок управления, блок сравнения , первый коммутатор, формирователи сигналов, блок эталонных;даннвйс программируемый источник питания,, а также введенные блок местного управления , регистр и второй коммутатор. Повышение быстродействия достигается путем обеспечения контроля многих блоков памяти, закрепляемых в контактной плате, снабженной датчиками сигнала наличия контролтруемого бло1са памяти. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1275549 А 1 (51) 4 С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .,;

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3927737/24-24 (22) 09,07.85 (46) 07.12.86. Бюл. Р 45 .(72) Е,М.Тихомиров, К.Л.Абрамов и А.И.Климшин (53) 681.327(088,8) (56) Авторское свидетельство СССР

Р 799021, кл. С 11 С 29/00, 1979.

Электронная промышленность,1982, .Ф 4, с.36-40. (54) УСТРОЙСТВО ДПЯ КОНТРОЛЯ SJIOKOB

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть применено при разработке контрольно-испытательной аппаратуры для контроля блоков памяти. Целью изобретения является повышение быстродействия устройства. Устройство- содержит счетчик адреса, блок управления, блок сравнения, первый коммутатор, 4юрмирователи сигналов, блок эталонных;даннв6ц программируемый источник питания, а также введенные блок местного управления, регистр и второй коммутатор, Повышение быстродействия достигается путем обеспеченйя контроля многих блоков памяти, закрепляемых s контактной плате, снабженной датчиками сигнала наличия контролируемого блока памяти. 3 ил. 9

ИЗ

1275549

Изобретение относится к вычислительной технике и может быть применено при создании контрольно-испытательной аппаратуры для контроля блоков памяти.

Целью изобретения я ляется повышение быстродействия устройства.

На фиг.1 представлена функциональная схема предложенного устройства; на фиг.2 и 3 — функциональные схемы блока управления и одного канала блока местного управления соответствен- но, варианты выполнения, Предложенное устройство содержит (фиг; 1) счетчик 1 адреса, блок 2 управления, блок 3 эталонных данных, первый коммутатор 4, блок 5 сравнения, формирователи 6 сигналов, второй коммутатор 7, блок 8 местного управ° ления, кроме того контактную плату 9 с датчиками 10 сигнала наличия контролируемого блока памяти, программируемый источник 11 питания и регистр

12. Блок 2 управления содержит (фиг.2) накопитель 13 программ контроля, пульт

14 управления, счетчик 15 циклов и генератор 16 управляющих сигналов,В каждом канале, предназначенном для контроля одного блока памяти, блока 8 местного управления, содержится (фиг.3) счетчик 17 тестов, элементы

И 18 и ИЛИ 19 и триггер 20. Блок 8 имеет индикаторные выходы 21 и 22. .Число каналов в блоке 8 соответствует числу контролируемых блоков памяти, размещаемых одновременно в контактной плате 9.

Устройство работает следующим образом, Блок 2 содержит программы .с набором команд, определяющих контроль рлока памяти в режиме циклического перебора тестовых последовательностей и модификаций напряжений питания, В накопитель 13 (фиг.2) с пульта 14 записывается программа контроля. На— копитель 13 в зависимости от сигналов, поступающих иэ генератора 16,выдает сигналы на блок 13 блок 5,источник 11 питания и регистр 12. Генератор -16 управляет работой коммутатора 4, формирует сигналы обмена с контролируемыми блоками памяти. Счет.чик 15 по сигналам из накопителя 13 выдает на генератор 16 разрешение на смену режима реализуемого теста.

Счетчик 1 (фиг.1) по командам блока

2 формирует адреса, по которым запи сываются или с.которых считываются данные.

Блок 3 по командам блока 2 формирует записываемые и эталонные данные

5 в режиме чтения. Блок 5 осуществляет сравнение считываемой информации с эталонными данными по соответствующим сигналам блока 2.

На управляющие входы блока 5 поступает эталонная информация из блока 3 в режиме считывания.

На выходах блока 5 формируется ,сигнал в случае несовпадения эталон- . ных данных с данными, соответствующими контролируемому блоку памяти из группы параллельно тестируемых блоков памяти.

Сигнал несоответствий с выходов блока 5 передается в блок 8.

Повышение быстродействия устройства достигается эа счет обеспечения воэможности параллельного контроля . c конвейерной организацией тестирования блоков памяти. Предварительно в регистр 12, который является общим для всех каналов блока 8, по сигналам из накопителя 13 заносится информация о количестве тестов, составляющих тестовую программу проверки блока памяти. В начальный момент содержимое регистра 12 заносится в счетчик 17

По мере загрузки проверяемых блоков памяти в контактирующие приспособления платы 9 соответствующими датчиками 10 формируются сигналы нулевого уровня, которые поступают в соответствующие каналы блока 8, на установочные входы счетчиков 17 и триггеров 20.

В процессе прохождения тестовой программы контроля осуществляется одновременное уменьшение на единицу состояний счетчиков 17 по сигналам с блока 2 или до конца прохождения тестовой программы контроля -в случае благоприятного исхода тестирования, или до появления сигнала несоответствия с выхода блока 5 по какому-либо каналу. В последнем случае счет50 чик 17 соответствующего канала фиксирует номер тестовой последовательности, на котором произошел сбой или отказ в контролируемом блоке памяти, и на выходе триггера 20 вырабатывается сигнал, который поступает на соответствующий вход коммутатора 7, в результате происходит отключение шин адреса, данных управления и питания

1275549

Риг. 1 эт соответствующего контактирующего приспособления платы 9 и тем самым обеспечивается корректный съем бракованного блока памяти. После установления нового блока памяти в плату 9 процесс тестирования его начнется синхронно с началом тестовой последовательности для всех других блоков памяти в плате 9. Таким образом осуществляется конвейерная организация 1 тестирования блоков памяти.

Такая органиэация тестирования блоков памяти может дать существенный выигрыш во времени контроля, так как время прохождения всей тестовой 15 программы весьма значительно (десятки-сотни секунд) по сравнению с временем съема и установки отдельного блока памяти.

Формула изобретения

Устройство для контроля блоков памяти, содержащее счетчик адреса, блок сравнения, блок эталонных данных,пер-25 вый коммутатор, формирователи сигналов, программируемый источник питания и блок управления, одни иэ выходов которого соединены соответственно с входами счетчика адреса, с вхо- 0 дами блока эталонных данных, с входами программируемого источника питания, с управляющим входом блока сравнения и с управляющим входом первого коммутатора, одни из входов которого подключены к выходам счетчика адреса, а выходы — к одним из входов формирователей сигналов, одни иэ выходов которых соединены с одними из входов блока сравнения, другие входы которо" го и другие входы первого коммутатора подключены к выходам блока эталонных данных, причем другие входы формирователей сигналов являются входами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены второй коммутатор, регистр и блбк местного управления, выходы которого соединены с одними иэ входов второго коммутатора, а одни из входов — соответственно с выходами регистра и с выходами блока сравнения, причем входы регистра и другие входы блока местного управления подключены к другим выходам блока управления, другие входы второго коммутатора соединены соответственно с выходами формирователей сигналов и с выходами программируемого источника питания, выходы второго коммутатора являются выходами устройства, управляющими входами. которого являются управляющие входы блока местного управления..

1275549

Составитель Т.Зайцева

Техред П.Олейник Корректор М.Пожо

- Г

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва Ж-35, Раушская наб,, д.4/5

Редактор Л.Гратилло

Заказ 6569/46

Проиэводственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4