Устройство для сопряжения вычислительной машины с внешним устройством

Устройство для сопряжения вычислительной машины с внешним устройством

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения специализированных внешних устройств (СВУ) с блок-мультиплексным каналом вводавывода ЭВМ. Целью изобретения является повьшение быстродействия. Устройство содержит регистр, блок памяти , счетчики записи и считывания, реверсивный счетчик, счетчик длины блока, пять триггеров, шесть элементов задержки, два элемента НЕ, три элемента И, два элемента ИЛИ, две группь элементов И, группу эле-- ментов ИЛИ, три дешифратора. 3 ил. с S (Я с ю ч1 00 00 а 00

СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 6 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21 ) 391 76 73/24-24 (22) 26.06.85 (46) 23.!2.86. Вюл. У 47 (71) Куйбышевский институт инженеров железнодорожного транспорта (72) С.Ф.Иванов (53) 681 325(088.8) (56) Авторское свидетельство СССР

11 1104498, кл. G 06 F 3/04, 1984.

Авторское свидетельство СССР

11 1183975, кл. G 06 F 13/00, 1984. (54 ) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ ИАШИНЫ С ВНЕШНИМ УСТРОЙСТВОМ...SU, l 278868 А ) (57) Изобретение относится к вычислительной технике и может быть использовано для.сопряжения специализированных внешних устройств (СВУ) с блок-мультиплексным каналом вводавывода ЭВМ. Целью изобретения является повышение быстродействия. Устройство содержит регистр, блок памяти, счетчики записи и считывания, реверсивный счетчик, счетчик длины блока, пять триггеров, шесть элементов задержки, два элемента НЕ, три элемента И, два элемента ИЛИ, две группы элементов И, группу эле-ментов ИЛИ, три дешифратора. 3 ил.

1278868

Изобретение относится к вычислительной и информационно-измерительной технике и может быть использовано для сопряжения разноскоростных источника и приемника информации, в частности специализированных внешних устройств (СВУ) для исследования речи и диагностики сложных механизмов по их акустическим шумам с блокмультиплексным каналом ввода-вывода 10

ЕС ЭВМ.

Целью изобретения является повышение быстродействия устройства °

На фиг, l представлена структурная схема устройства на фиг. 2 — 15 график зависимости количества заполненных ячеек блока памяти устройства от времени, на фиг. 3 — временные диаграммы, поясняющие работу устройства. 20

Устройство для сопряжения вычислительной машины с внешним устройством содержит блок 1. памяти, регистр

2 первый элемент 3 задержки, счет%

25 чик 4 считывания, реверсивный счетчик 5, первый триггер 6, третий элемент 7 задержки, счетчик 8 записи, первый дешифратор 9, группы 10 и 11 элементов, группу 12 элементов ИЛИ, входы 13 записи, 14 считывания и информационный вход 15 устройства, информационный выход 16 устройства, второй триггер 17, первый элемент

И 18, четвертый 19 и второй 20 элементы задержки, третий триггер 21, 35 элементы HE 22 и 23, выход 24 сопровождения информации устройства, пятый 25 и четвертый 26 триггеры, счетчик 27 длины блока, второй 28 и третий 29 дешифраторы, второй 30 и тра†40 тий 31 элементы И, элементы ИЛИ 32 и 33, пятый 34 и шестой 35 элементы задержки, вход 36 сигнала конца передачи массива устройства, второй выход 37 запроса на считывание, первый 45 выход 38 запроса на считывание и выход 39 переполнения устройства.

Кроме того, обозначены (фиг. 2),"

С вЂ” количество заполненных ячеек блока памяти устройствь, Š— емкость 50 (количество ячеек) блока памяти устройства, N — длина блока информации (количество ячеек), считываемого из устройства; Т p — время реакции устройства-приемника на запрос 55 считывания блока информации из устройства; TÄt — время считывания блока информации длины Mf T3 — время запроса на считывание блока информации, t „ - момент равенства числа заполненных ячеек блока 1 памяти длине М блока информации; t — момент 2 начала считывания блока информации из Y ячеек памяти; t — момент равенства числа считанных в текущем блоке информации ячеек памяти числу 1 ; t4 — момент поступления сигнала конца передачи массива от устройства-источника; 1, — момент выдачи сигнала конца передачи в устройствоприемник. Дискретность функции С(т,) на фиг. 2 не показана. На фиг, 3 приведены временные диаграммы сигналов на выходах соответствующих элементов и входах-выходах устройства, поясняющие его работу, I

Счетчики 8 записи и 4 считывания формируют соответственно адрес записываемой или считываемой из блока 1 памяти информации. Реверсивный счетчик 5 ведет подсчет заполненных ячеек блока 1 памяти и при заполнении

M ячеек дешифратор 28 разрешает установку триггера 25, выдающего через элемент ИЛИ 33 запрос на считывание блока информации из устройства. Счетчик 37 длины блока информации подсчитывает количество считанных в текущем блоке ячеек памяти и после считывания M ячеек с выхода дешифратора 29 выдается разрешение на сброс триггера 25 и соответственно сброс запроса на считывание блока информации. Элементы ИЛИ 32 и задержки 35 устраняют влияние переходных процессов в дешифраторах 28 и 29 на триггер 25. Триггер 26 запоминает сигнал конца передачи массива, поступающий из устройства-источника, и принудительно устанавливает сигнал запроса на считывание блоха информации на выходе 38, который сбрасывается после считывания всех заполненных ячеек блока памяти по сигналу с выхода де- шифратора 9. Триггеры 6 и 17 по импульсам считывания и записи на входах !4 и 13 устройства запоминают .соответственно запрос на считывание одного отсчета (или ячейки памяти) информации из устройства и запрос на запись одного отсчета.

Для разрешения конфликта при одновременном поступлении в устройство импульсов записи и считывания предназначена схема приоритета, образованная триггером 21 и элементами НЕ 22 и 23. При одновременном поступлении запросов на запись и!

278868

f0

f5

25 ного счетчика 5 увеличивается на едиединицу и с выхода дешифратора 9 снимается запирающий потенциал. На этом завершается цикл обслуживания запроса записи, .При поступлении следующего кода на вход 15 и сигнала сопровождения записи на вход 13 цикл обслуживания запроса записи повторяется. В резулт; тате на адресном входе блока 1 памя ти выставляется соответствующий адрес, по которому в блок 1 записывает ся из ре истра 2 поступивший на вход считывание схема приоритета разносит их обслуживание во времени.

Устройство работает следующим образом.

В исходном состоянии счетчики 4, 5, 8 и 27 и триггеры 6, 17, 25 и 26 обнулены, на обоих выходах триггера

21 находятся одинаковые потенциалы (высокие), При поступлении на вход 15 устройства параллельного кода на вход

13 приходит импульс записи, который заносит код с входа 15 в .регистр

2 и устанавливает триггер 17 в единичное состояние, означающее запрос на запись информации в блок 1 памяти. Запрос на запись с выхода триггера 17 высоким потенциалом поступает на второй вход триггера 21, и если к этому моменту на первом входе данного триггера отсутствует запрос на считывание, то на его втором выходе устанавливается низкий потен,, циал, а на выходе элемента НЕ 23— потенциал обслуживания записи. Этот потенциал с задержкой, обеспечивае мой элементом 7 задержки, поступает на вход записи блока 1 памяти, переписывая информацию из регистра 2 в блок памяти по нулевому адресу. Код адреса, по которому происходит запись, подается на адресный вход блока I памяти с выхода счетчика 8 через группу 11 элементов И открытые потенциалом обслуживания записи с выхода элемента НЕ 23, и группу 12 элементов ИЛИ. Длительность сигнала записи на соответствующем входе блока 1 определяется элементом 19 задержки, сигнал с выхода которого сбрасывает триггер 7. в нулевое состояние, сбрасывая тем самым и потенциал обслуживания записи. По сбросу потенциала обслуживания записи запись кода в блок 1 памяти завершается, содержимое счетчика 8 и реверсив15 и запомненный в,регистре код, а затем содержимое реверсивного счетчика 5 и счетчика,8 записи увеличивается еще на единицу. Аналогичным образом происходит дальнейшее заполнение ячеек памяти блока l°.

После заполнения И ячеек в блоке

I памяти (момент t,, фиг, 2), т,е, после сброса Н-ro по счету потенциала обслуживания записи на выходе элемента HE 23, с первого выхода дешифратора 28 выдается потенциал равенства содержимого реверсивного счетчика 5 числу М (код в счетчике

5 показывает, сколько ячеек памяти блока 1 заполнено). Этот потенциал поступает на единичный вход триггера

25. Установка триггера 25 при наличии разрешения на едини гном входе происходит по импульсу íà его синхровходе. Импульс на синхровход триггера

25 поступает каждый раз после сброса потенциала обслуживания записи на выходе элемента НЕ 23 или потенциала обслуживания считывания на выходе элемента НЕ 22 с задержкой, необходимой для окончания переходных процессов на выходах дешифраторов 28 и

29. Этот импульс формируется элемептами ИЛИ 32 и задержки 35.

Установка триггера 25 означает выдачу на выход 37 устройства сигнала запроса на считывание блока информации, а на установочный вход счетчика 27 длины блока — разрешения работы этого счетчика, С задержкой

Т (фиг. 2), равной времени реакции канала ввода-вывода на запрос .считывания блока информации, на вход 14 устроиства начинают посту» пать. (момент 1;, фиг. 2) импульсы считывания с частотой, в несколько раз большей, чем частота импульсов записи на входе 13 (интервал времени чт> фиг

При подаче на вход 14 импульса считывания триггер 6 устанавливается в единичное состояние, означающее запрос на считывание информации из блока I памяти. Этот запрос через элемент И 18, открытый потенциалом с выхода дешифратора 9, поступает на первый вход триггера 21, и если к этому моменту на втором входе данного триггера отсутствует запрос на запись, то на его первом выходе устанавливается низкий потенциал, а на выходе элемента HE.22 — потенциал обслуживания считывания. Этот потен 1 2 78868 циал поступает на вход считывания блока 1 памяти, разрешая считывание и выдачу информации из него на выходе 16 устройства.

Код первого адреса (нулевой), по 5 которому происходит считывание, подается с выхода счетчика 4 через группу 10 элементов И, открытые потенциалом обслуживания считывания с выхода элемента HE 22, и группу

12 элементов ИЛИ, С задержкой, необ" ходимой для установления информации на выходе 16 устройства и обес печиваемой элементом 3, на выход

24 устройства выдается сигнал сопровождения информации, длительность которого определяется элементом 20 задержки, Сигнал с выхода элемента 20 сбрасывает триггер 6 в нулевое состоя- 20 ние, сбрасывая тем самым потенциал обслуживания считывания ° По сбросу этого потенциала считывание из блока 1 памяти завершается, содержимое счетчиков 4 и 27 увеличивается, а реверсивного счетчика 5 уменьшается на единицу, На этом завершается цикл обслуживания запроса считывания.

При поступлении на вход 14 устройства следующего считывающего им- 30 пульса цикл обслуживания запроса считывания повторяется. При этом на адресный вход блока 1 памяти выставляется код второго адреса. Информация считывается по этому адресу и выдается на выход 16, затем из содержимого реверсивного счетчика

5 вычитается еще единица, а в счет-.. чики 4 и 27 добавляется но единице.

В случае частичного перекрытия во времени импульсов записи и считывания на входах 13 и 14 устройства схема приоритета, состоящая из триггера 21 и элементов HE 22 и 23, за- 45 пускает цикл обслуживания запроса, пришедшего первым. При одновременном поступлении импульсов на укаэанные входы устройства очередность циклов обслуживания определяе-ся внутрен- О ними параметрами триггера 21, После считывания М ячеек памяти (момент, фиг. 2) соответствующий сигнал с выхода дешифратора 29 поступает на нулевой вход триггера 25.

Сброс триггера 25 происходит по импульсу с выхода элемента 35 задержки и вызывает сброс счетчика 27 длины блока по установочному входу и прекращение поступления импульсов считывания на вход 14 устройства.

Считывание блока информации происходит за интервал времени Т иТ (фиг. 2), а длительность сигнала запроса на считывание блока информации на выходе 37 устройства равна Т = а чт

В процессе считывания блока ин,формации из устройства и после окончания считывания блока информации процесс записи информации в устройство продолжается ° При заполнении очередных М ячеек памяти снова из устройства выдается запрос на считывание блока информации и считывание этого блока ° Описанный процесс продолжается до поступления на вход 36 устройства импульса конца передачи массива данных из СВУ. Счетчики 4 и

8 ведут пересчет поступающих на их счетные входы импульсов по модулю

Е, где Š— емкость блока памяти устройства, т ° е, например, после записи по адресу Š— 1 следующая запись в блок 1 памяти происходит по нулевому адресу, Закончив-передачу массива информации, СВУ выдает, например, в момент t„ (фиг.2) на вход 36 устройства импульс конца передачи массива.

Этот импульс устанавливает триггер

26, сигнал с выхода которого выдается через элемент ИЛИ 33 на выход

37 устройства как сигнал запроса на считывание блока информации, При установленном триггере 26 считывание информации из устройства происходит до тех пор, пока содержимое реверсивного счетчика 5 не станет равно нулю, т ° е, пока не будет считана вся информация из блока 1 памяти устройства. После обнуления счетчика 5 (момент t5., фиг.2) сигнал с выхода дешифратора 9 разрешает выдачу через элемент И ЗО и выход 38 устройства сигнала конца передачи массива в канал, Одновременно сигнал конца передачи выхода элемента И 30 поступает через элемент 34 задержки на нулевой вход триггера 26 с задержкой, определяемой элементом 34, и сбрасывает триггер 26. Длительность сигнала на выходе 38 устройства также определяется временем задержки элемента 34. Г1о импульсу конца передачи на выходе 38 устройства поступление импульсов считывания на вход 14 пре1278868 кращается,и работа устройства завершается.

После заполнения всех E ячеек памяти блока 1 на втором выходе дешифратора 28 устанавливается потенциал, открывающий элемент И 31. Если после этого считывание информации из устройства не начнется раньше 11оступления следующего импульса записи на вход 13 устройства, то по прихо- 10 ду этого импульса записи потенциал обслуживания записи с выхода элемента НЕ 23 через элемент И 31 выдается на выход 39 устройства как сигнал переполнения блока 1 памяти. 15

Элементы 3, 7, !9, 20 и 34 задержкй осуществляют задержку только положительного перепада входного сигнала, а элемент 35 — задержку только положительного перепада инвер- 20 тированного входного сигнала, Для использования устройства при вводе информации иэ СВУ в ЭВМ, инфор., мация иэ СВУ записывается в устройство через вход 15, а из него выда- 25 ется в канал ЭВМ с выхода 16. На пер. вом выходе дешифратора 28 разрешающий потенциал устанавливается„ когда содержимое счетчика 5 (количество заполненных ячеек блока памяти) 30 становится равно или больше длины

М блока информации,,На втором выходе дешифратора 28 разрешающий потенциал устанавливается, когда содержимое счетчика 5 становится равным Е, т.е. когда все ячейки блока памяти заполнены, !

Для использования устройства при выводе информации из ЭВМ в СВУ информация из ЭВМ записывается в 40 устройство через вход 15> а выдается в СВУ с выхода 16. Кроме того, на первом выходе дешифратора 28 сигнал разрешения должен устанавливаться, когда содержимое счетчика 5 равно 45 либо меньше величины (Е-М). Сигнал на выходе 37 устройства в этом случае означае т запрос на запись в данное устройство блока информации из ЭВМ. Сигнал конца передачи мас- 50 сива от канала поступает на вход 36 устройства, а в СВУ выдается через выход 38 как только вся информация иэ блока памяти выдана в СВУ. Триггер 25 может остаться и в установленном состоянии, что не влияет на завершение обмена. Для формирования сигнала г.ереполнения (точнее, отсутствия информации в блоке памяти) разрешаюший сигнал на втором выходе дешифратора 28 должен устанавливаться при содержимом счетчика 5, равном нулю, а первый вход элемента И

31 должен быть отсоединен от выхода элемента НЕ 23 и подсоединен к выходу триггера 6.

Формула и з о б р е т е н и я

Устройство для сопряжения вычислительной машины с внешним устройст-. вом, содержащее регистр, блок памяти, реверсивный счетчик, счетчик записи, счетчик считывания, первый дешифратор, три триггера, четыре элемента задержки, два элемента НЕ, две группы элементов И, группу элементов

ИЛИ, первый элемент И, причем информационный вход регистра является входом устройства для подключения к информационному выходу внешнего устройства, единичный вход первого триггерами является входом устройства для подключения к выходу считывания вычислительной машины, единичный вход второго триггера соединен с входом записи регистра и является входом устройства для подключения к входу записи внешнего устройства, выход первого элемента эадеряки соединен с входом второго элемента задержки и является выходом устройства для подключения к стробирующему входу вычислительной машины, информационный выход блока памяти является входом устройства для подключения к информационному входу вычислительной машины, при этом выход второго элемента задержки соединен с нулевым входом первого триггера, выход которого соединен с первым входом пер— вого элемента И, выход которого соединен с первым установочным входом третьего триггера, первый выход которого соединен с входом первого элемента НЕ, выход которого соединен с входом первого элемента задержки, с входом управления вычитанием реверсивного счетчика, с первыми входами элементов И первой группы, с входом чтения блока памяти и со счетным входом счетчика считывания, группа выходов которых оединена с вторыми входами элементов И первой группы, группа выходов которых соединена с первыми входами элементов ИЛИ группы, группа выходов которых соединена с группой адресных входов

12788б8

i0 блока памяти, вход записи которого соединен с выходом третьего элемента задержки и с входом четвертого, элемента задержки, выход которого соединен с нулевым входом второго триггера, выход которого соединен с вторым установочным входом третьего триггера, второй выход которого сое", динен с входом второго элемента НЕ, выход которого соединен с входом третьего элемента задержки, с входом управления сложенйем реверсивного счетчика, с первыми -входами элементов И второй группы и со счетным входом счетчика записи, группа выходов которого соединена с вторыми входами элементов И второй группы, группа выходов которых соединена с вторыми входами элементов ИЛИ группы, выход реверсивного счетчика соединен с входом первого дешифратора,выход которого соединен с вторым входом первого элемента И, информационный выход регистра соединен с информационным входам блока памяти, о т л ич а ю >ц е е с я тем, что, с целью увеличения быстродействия, в него введены счетчик длины блока, два дешифратора, два триггера, два элемента задержки, два элемента И, два элемента ИЛИ, причем единичный вход четвертого триггера является входом устройства подключения к выходу сигнала конца передачи массива внешнего устройства, выход второго элемента И соединен с входом пятого элемента задержки и является выходом устройства для подключения к первовыход которого соединен с единичным

2р входом пятово триггера, выход которого соединен с вторым входом первого элемента ИЛИ и с нулевым входом счетчика длины блока, выход которого соединен с входом третьего дешифрато25 ра, выход которого соединен с нулевым входом пятого триггера, синхровход которого соединен с выходом шестого элемента задержки, вход которого соединен с выходом второго элеЗО мента ИЛИ, первый: вход которого соединен с выходом второго элемента

НЕ и с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго дешифратора, второй вход второго элемента

ИЛИ соединен со сч:етным входом счетчика длины блока и с вы> одом первого элемента НЕ, 5

f5 му входу запроса на считывание вычислительной машины, выход первого элемента ИЛИ является выходом устройства для подключения к второму входу запроса на считывание вычислительной машины, выход третьего элемента И является выходом устройства для подключения к входу запроса на прерывание вычислительной машины, при этом выход пятого элемента задержки соединен с нулевым входом четвертого триггера, выход которого соединен с первым входом первого элемента ИЛИ и с первым входом второго элемента И, второй вход которого соединен с выходом первого дешифратора, вход которого соединен с входом второго дешифратора, первый!

278868

Фиа 2

1278868

Составитель С.Пестмал

Редактор Н,Тупица ТехредЛ.Олейник Корректор Г,Решетник

Заказ 6840/48 Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4