Устройство для обмена информацией

Устройство для обмена информацией

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и предназначено для обмена информацией между ЭВМ, имеющей общую магистраль с совмещенными шинами Ад- :рес / Данные, и периферийным устройством . Цепью изобретения является повышение достоверности обмена информацией. Цель достигается тем, что в устройство, содержащее блок магистральных усилителей, блок дешифрации управляющих сигналов, селектор адреса и коммутатор данных, введены блок контроля по паритету, узел формирования контрольных разрядов , мультиплексор, узел элементов - И, буферный регистр, два элемента ШШ и элемент задержки. 6 ил. tsD 00 00 ю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)4 С 06 ) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3903417/24-24 (22) 29. 05. 85 (46) 23.12.86. Бюл. N 47 (72) Е.А.Горбачев, В.Г.Меркин, О.К.Филиппов, П.В.Чистяков и А.Б.Якобсон (53) 68!.325(088.8) (56) Авторское свидетельство СССР *

И 554534, кл. G 06 F 3/04, 1975.

Авторское свидетельство СССР

Р 1160426, кл. G 06 F !3/14, 1983. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ (57) Изобретение относится к области вычислительной техники и пред,.SU. 1278872 А1 назначено для обмена информацией между ЭВМ, имеющей общую магистраль с совмещенными шинами "Адрес /" Данные, и периферийным устройством. Целью изобретения является повышение достоверности обмена информацией. Цель достигается тем, что в устройство, содержащее блок магистральных усилителей, блок дешифрации управляющих сигналов, селектор адреса и коммутатор данных, введены блок контроля по паритету, I узел формирования контрольных разрядов, мультиплексор, узел элементов .

И, буферный регистр, два элемента

ИЛИ и элемент задержки. б ил.

С:

Ъ

Ю 3

М

1278872

Изобретение относится к вычислительной технике и предназначено для обмена информацией между ЭВИ, имеющей общую магистраль с совмещенными шинами "Адресные", и периферийным устройством.

Целью изобретения является повышение достоверности обмена информацией.

f0

На фиг,1 и представлена структурная схема устройства; на фиг.2-6— функциональные схемы селектора адреса, схемы сравнения селектора адреса, блока дешифрации управляющих сиг- 15 налов, блока контроля по паритету. и блока ввода-вывода.

Устройство содержит центральный процессор 1, интерфейсное устройство 2, блок 3 ввода-вывода, перифе рийное устройство 4, шины 5 общей информационной магистрали, магистральный приемник 6 адреса 1 данных, узел 7 магистральных приемников сигналов управления, селектор 8 адреса, 25 блок 9 дешифрации управляющих сигналов, магистральный передатчик 1О квитанции, блок 11 контроля по паритету и магистральный передатчик 12 данных. 30

Селектор 8 адреса содержит (фиг.2) группу схем 13 сравнения, элемент И 14, элемент 15 задержки и элемент 16 сложения по модулю два.

Каждый элемент 13 сравнения состоит из элементов И 17 и 18, элементов ИЛИ 19 и 20 (фиг.3).

Блок 9 дешифрации управляющих сиг.налов содержит (фиг.4) элемент НЕ

21, триггер 22, элементы И 23-25, . 40 элементы 26-28 задержки и элемент И

ИЛИ 29.

Блок 11 контроля по паритету состоит из узла 30 формирования контрольных разрядов, группы схем 31 45 сравнения и элемента И 32 (фиг.5}.

Блок 3 ввода-вывода содержит (фиг.6) магистральный приемник 33, узел 34 формирования контрольных разрядов, мультиплексор 35, буферный 50 регистр 36, коммутатор 37 данных, элемент 38 задержки, второй и первый элементы ИЛИ 39 и 40, узел 41 элементов И.

11агистральные приемники 6 и 33, магистральные приемники узла 7 и магистральные передатчики 10 и 12 образуют блок магистральных усилителей.

На чертежах обозначены также линии 42-58 внутренних шин связей между элементами и устройства и линии

59 и 60 входов сигналов чтения и записи устройства и шина 61 информационного входа-выхода устройства.

Шина 5 общей информационной магист. рали организована согласно требованиям к совместной магистрали адреса данных, в которой сигналь1 управления имеют следующие обозначения: квитанция выставленного процессором адреса устройства или ячейки памяти (линия

42)-OBM (" Обмен" ), запрос на чтение данных (линия 43) †. ДЧТ (" Данные читать"), квитанция записываемых данных (линия 44) — ДЗП вЂ” (" Данные записать ), квитанция вводимых в процессор данных или сигнал о завершении операции записи от адресованного устройства (линия 45) — 0TB (" Ответ" ).

Устройство работает следующим образом.

Процессор 1, установив на шинах 5 общей информационной магистрали код адреса, активизирует линию 42 сигнала ОБМ. Передний фронт сигнала ОБМ, поступившего через узел 7 на вход селектора 8, преобразуется с помощью элемента 15 задержки и элемента 16 в импульс, по которому происходит сравнение кода адреса шин 5, поступившего через магистральный приемник 6, и кода адреса устройства ввода-вывода 3, прошитого на первом входе селектора адреса 8. Поразрядное сравнение происходит на схемах 13 сравнения, при этом в каждом из них активизируется цепочка: элемент И 17 элемент ИЛИ 20 — элемент И 18 (при двух логических 1 на первых двух входах схемы сравнения) или цепочка: элемент ИЛИ-НЕ 19 — элемент ИЛИ 20— элемент И 18 (при логических "0"), При совпадении всех разрядов активизируется выход элемента И 14, т.е. выход селектора 8„ Этот. сигнал взводит триггер 22, что означает выбор . данного блока 3. При несовпадении адресов устройство остается в исходном состоянии. Дальнейшее функционирование устройства при совпадении адресов разбивается на два режима: записи (вывод данных из процессора 1 в блок 3) и чтения (ввод данных в процессор 1 из блока 3), В режиме записи процессор 1 устанавливает в линии 44 сигнал ДЗП, ко.1278872

Сигнал ДЗП с выхода элемента И .

24, задержанный элементом задержки

28 на время, необходимое блоку 3 для записи в буферный регистр 36, через ,элемент ИЛИ 29 и магистральный передатчик 10 выдается на линию 45 сигнала ОТВ и поступает в процессор 1, информируя его об окончании операции.

Процессор 1 снимает сигнал ОБ!1, элемент НЕ 21 вырабатывает сигнал, сбра сывающий триггер 22, чем обеспечива- 30 ется приведение устройства в исходное состояние.

В режиме чтения процессор 1 уста.навливает в линию 43 сигнал ДЧТ, который через узел 7 активизирует элемент И 23. Последний вырабатывает сигнал чтения, который переключает коммутатор 37 и через элемент ИЛИ

40 открывает буферный регистр 36 по чтению. Данные из буферного регистра

36 через коммутатор 37 поступают на входы узла 11 и магистрального передатчика 12.

Сигнал с выхода элемента И 23, задержанный элементом 26 задержки на время, необходимое блоку 3 для выдачи данных из буферного регистра 36, запускает узел 30 для обработки запрошенных процессором l данных. Сформированные узлом 30 контрольные разряды сравниваются на схеме 31 сравнения с контрольными кодами, считанными совместно со словом данных из буферного регистра 36. В случае совпадения на элементе И 32 формируется сигнал, поступающий на вход элемента И 25. На другой вход элемента

И 25 подается сигнал с выхода элемента 26 задержки, задержанный элемен35

45

50 данные из периферийного устройства 4

55 торый через узел 7 активизирует элемент И 24. Последний вырабатывает сигнал записи, который запускает узел 34; Согласно протоколу интерфейса сигнал ДЗП сопровождает установленные на шинах 5 записываемые данные. Таким образом, через магистральный приемник 33 записываемая информация поступает на узел 34 и мультиплексор 35. Сигнал записи, задержанный элементом задержки 38 на время, необходимое для работы узла 34, переключает мультиплексор 35 и через элемент ИЛИ 39 открывает для записи буферный регистр 36. Таким образом, в буферный регистр 36 будет записано с шин 5 слово данных с контрольными битами, сформированными узлом 34.

55 (20

25 том 27 задержки на время, необходимое для работы блока II. При отсутствии ошибки в запрошенных процессором 1 данных на выходе элемента И 25 возникает активный сигнал, который через элемент ИЛИ 29, магистральный передатчик 10 и линию 45 сигнала ОТВ поступает в процессор 1. Кроме того, сигнал с выхода элемента ОТВ поступает в процессор 1. Кроме того, сигнал с выхода элемента И 25 поступает на вход магистрального передатчика 12, открывая его тем самым для выдачи запрошенных данных на шины 5. Таким образом, процессор 1 получает сигнал

ОТВ как квитанцию вводимых данных, установленных на шинах 5 общей магистрали. Считав данные, процессор 1 завершает режим аналогично режиму записи.

В случае несравнения контрольных разрядов выход блока Il остается в пассивном состоянии, вследствие чего не открывается элемент И 25, т.е. процессор 1 не получает сигнала ОТВ от блока 3. По истечении заданного временного интервала, например 10 мкс, центральный процессор 1 снимает сиг,нал ОБИ и переходит на стандартную процедуру обработки внутреннего прерывания, соответствующего состоянию ошибки в процедуре чтения данных.

Буферный регистр 36 блока 3 доступен для периферийного устройства 4 записи и считыванию в моменты отсутствия обращения к нему со стороны центрального процессора I. Сигнал чтения, формируемый на выходе периферийного устройства 4, через элемент ИЛИ

40 открывает буферный регистр 36 по . чтению, кроме того, этот сигнал открывает узел 41, так что данные из буферного регистра 36 через коммутатор 37 и узел 41 поступают в периферийное устройство 4. Сигнал записи, формируемый на выходе периферийного устройства 4, через элемент ИЛИ 39 открывает буферный регистр 36 по записи, через мультиплексор 35 поступают в буферный регистр 36.

Формула изобретения

Устройство для обмена информацией, содержащее блок магистральных усилителей, первый и второй информационные входы и первый информационный.1278872 выход, группа управляющих входов и выход сигнала квитанции которого являются соответственно адресным и информационным входами и информационным выходом, группой управляющих вхо. дов и выходом сигнала квитанции устройства, блок дешифрации управляющих сигналов, коммутатор данных и селектор адреса, информационный вход которого подключен к второму информационному выходу блока магистральных усилителей, а управляющий вход — к группе управляющих выходов блока магистральных усилителей и к группе информадионных входов блока дешифрации управляющих сигналов, разрешающий . вход которого соединен с выходом селектора адреса, а первый и второй выходы — соответственно с входом сигнала квитанции и входом разрешения выдачи данных блока магистральных усилителей, третьим информационным входом подключенного к первому выходу коммутатора данных, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности обмена данных, в него введены мультиплексор, узел элементов И, буферный регистр узел формирования контрольных разрядов, блок контроля по паритету, два элемента ИЛИ и элемент задержки, причем первый выход коммутатора данных соединен с информационным входом блока контроля по паритету, синхронизирующий вход и выход которого подключены соответственно к информационному выходу и третьему входу блока дешифрации управляющих сигналов, четвертый выход которого соединен с управляющим входом коммутатора данных и первым входом первого элемента ИЛИ, а пятый выход — с разрешающим входом узла формирования контроль. ных разрядов и через элемент задерж,ки — с управляющим входом мульти10 плексора и первым входом второго элемента ИЛИ, информационный вход узла формирования контрольных разрядов соединен с третьим информационным выходом блока магистральных усилителей, первый информационный вход мультиплексора подключен к третьему информационному выходу блока магистральных усилителей и выходу узла формирования контрольных разрядов, 2О второй информационный вход мультиплексора и выход узла элементов И об,разуют информационный вход-выход устройства, выход мультиплексора соеди-. нен с информационным входом буферного регистра, выход и входы разрешения записи и чтения которого подключены соответственно к информационному входу коммутатора данных и выходам второго и первого элементов ИЛИ, ЗО вторые входы которых являются соответственно входами сигнала записи и чтения устройства, информационный и управляющий входы узла элементов И соединены соответственно с вторым вы.

35 ходом коммутатора данных и входом сигнала чтения устройства.!

278872

Юиг2

Фиг.3!

278872 сРиа8

Составитель В.Вертлиб

Редактор В.Иванова Техред П.Олейник КОрректор М.Пожо

Заказ б840/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4