Устройство для выполнения базовой операции быстрого преобразования фурье

Устройство для выполнения базовой операции быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике, в ;- частности к цифровой обработке сигналов , и может быть испо льзовано в устройствах спектрального анализа.-Цель изобретения - уменьшение погрешности при вычислении спектра. Поставленная цель достигаетс я за счет того, что устройство содержит четыре входных регистра, два регистра, два коммутатора , сумматор-вычислитель, блок памяти, блок памяти констант, сумматор , блок вычисления целой части, интерполятор, арифметический блок, который состоит из шести регистров, сумматора, коммутатора и сумматоравычнтателя. 5 ил.. i (Л С ГчЭ 00 ОС 00 оо

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК бр 4 G 06 У 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТИЕННЫР! КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3925842/24-24 (22) 10.07.85 (46) 23.12.86. Бюл. 11 - 47 (71) Рязанский радиотехнический институт (72) В.В. Витязев и В.А. Широков (53) 681.32 (088.8) (56) Казанский А.В. Анализ структур схем процессоров быстрого преобразования Фурье. — В кн.: Вопросы проектирования и эксплуатации АСУ и управляющих вычислительных комплексов.

M. Энергоиздат, 1982.

Авторское свидетельство СССР

11 913392, кл.G 06 F 15/332, 1980.,.Su„„> 278888 А 1 (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ БАЗОВОЙ ОПЕРАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ

ФУРЬЕ (57) Изобретение относится к автоматике и вычислительной технике, в частности к цифровой обработке сигналов, и может быть использовано в устройствах спектрального анализа..Цель изобретения — уменьшение погрешности прн вычислении спектра. Поставленная цель достигается за счет того, что устройство содержит четыре входных регистра, два регистра, два коммутатора, сумматор-вычислитель, блок памяти, блок памяти констант, сумматор, блок вычисления целой части, интерполятор, арифметический блок, который состоит из шести регистров, сумматора, коммутатора и сумматоравычитателя. 5 ил., 1278888

Изобретение относится к ав foMQTH ке и вычислительной технике, в частности к цифровой обработке сигналов, и может быть использовано в устройствах спектрального анализа.

Цель изобретения — уменьшение погрешности при вычислении спектра.

Базовая операция для УДПФ имеет вид

ГК!

Х = Х+У Ы

У = Х-Y WP,, где 1k — ближайшее целое от деления

2(к наоми!(1, причем соответствует номеру коэффициента операции обычного БПФ; !! = ехр(-„"(»!).

При использовайии интерполятора формула (i) принимает вид (2) (у! г)е ти),=((т»),, (> ») фл, причем (у1), = угГ (4) гк„) (>»), -((з )+(л " )$, () где Х вЂ” требуемое число шагов интер- поляции; — шаг интерполяции; (k 1- ближайшее меньшее целое от !

1 деления 2» 1с на

k;j- ближайшее большее целое от деления ?)1 на (>с!)!2 .

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — блок-схема блока вычисления целой части; на фиг. 3 — блок-схема арифметического блока; па фиг, 4 — блок-схема интерполятора; на фиг. 5 — временные диаграммы работы.

Устройство (фиг.1) содержит входные регистры 1- ), коммутатор 5, блок

6 памяти, регистры 7 и 8, блок 9 памяти константы, блок 10 вычисления целой части числа, сумматор-вычитатель 11, арифметический блок 12, сумматор 13, vëòåðnonÿòoð 14 и коммутатор 15.

Блок 10 вычисления целой части (фиг. 2) содержит регистр 16, логический элемент ИЛИ 17, сумматор 18 и коммутатор 19.

Арифметический блок 12 (фиг.3) содержит регистры 20 и 21, сумматор

22, регистры 23-26, коммутатор 27 и сумматор-вычитатель 28„.

Интерполятор 14 (фиг. 4) содержит коммутатор ?9, регистр 30 сдви5

15 га, логические эле(енты 31 и 32 совпадения, регистрь) 33 и 34, сумматор

35 и логический элемент ИЛИ 36.

Устройство дгя выполнения базовой онерации быстрого преобразования

Фурье работает следующим образом.

Управляющими сигналами У -У в регистры 1-4 записываются действительные и мнимые части операндов

Х и У, после чего устройство реализует выполнение базовой операции (2) с учетом (3! — (57. С выходов регистров 3 и 4 входные операнды побайтно подают на младшие разряды адреса блока 9 памяти через коммутатор 5, который управляется сигналами У и 26.

Блок 6 памяти выдает номер коэф20 фициента К, который поступает на регистр 16 блока вычисления целой части 1О и записывается управляющим сигналом У . На начальных итерациях алгоритма БПФ, когда не требуется округления k, т.е. все младшие разряцы равны " 0", коммутатор 19 подключает старшие разряды регистра 16 с второму входу су.|матора 13. При этом на выходе логического элемента

ИЛИ 36 в интерполяторе 14 вырабатывается потенциал логического 0", который управляет коммутатором 15.

На втором выходе блока вычисления целой части вырабатывается код ин35 терполяции (младшие разряды регистра 16). Если требуется интерполяция результатов произведений второго операнда на синусно-косинусные коэффициенты, т.е. в младших разрядах присутствуют логические единицы, то включается в работу сумматор 18. На один вход сумматора 18 подаются старшие разряды 1". с регистра 16 (что соответствует ближайшему меньшему цело45 му от деления 2))k на(».11„ а на младший разряд второго входа — выход логического элемента ИЛИ 17. На выходе » сумматора 18 получается бл(вкайшее целое от деления 2»к на,N, которое подключается к второму входу сумматора 13 через коммутатор 19. На соответству)ощий разряд nepaого входа сумматора 13 подается управляющий сигнал У, а его выход подается на стар9

55 шие разряды адреса блока 9 памяти, причем при У) = 0 осуществляется извлечение результатов произведения входных операндов на действительные коэффициенты, а при У> = — на мни1278888

35 мые. С выхода блока 9 памяти результаты подаются на регистры 20 и 2! арифметического блока.

Арифметический блок 12 при пода р»»«t««имт1ульсов Уб и У(г ((1 5 выполняет математическую операцию

Re (Ytt)=((Yt1) +(22) /2)-((Т tt ) +

+(Y < ) /2 ) (7)

Zee (YtI) = ((Ytt ) + (YaI ) /2 ) + ((Yet ) +

+(YM ) /2

1 где (т1()- результат умножения старшего байта операнда Y на !5

W; (Yt() — результат умножения младшего байта операнда Y tta )7; означает, что берется мнимая часть числа.

С выхода арифметического блока 12, если не требуется интерполяция действительная и мнимая части произведения поступают на регистры 7 и 8 произведений через коммутатор 15; если требуется интерполяция, то промежуточные результаты пода)отст(на второй вход коммутатора 29 иптерполятора 14. В регистр 30 сдвига сигналом У записывается код интерпо2о ляции, поступающий с младших разрядов регистра 16 блока вычисления целой части. Под воздействием сигнала

У 1код интерполяции начинает сдвигаться в сторону старших разряцов.

Старший разряд регистра 30 сдвига подается на инверсньп1 вход логического элемента 31 совпадения и на прямой вхоц логического элемента 32 сов- <0 падения. На вторые вхоцы логических элементов совпадения подается сигнал записи У . Е1а т1ходы регистров 33 и

34 поступают операнды с выхода коммутатора 29, который работает в зависимости от сигнала управления У1>.

С выходов регистров 33 и 34 операнды поступают на сумматор 35. С выхода сумматора 35 операнды через коммутатор 29 поступают на входы регистров 33 и 34 и в зависимости от старшего разряда кода интерполяции записываются в один из них.

Когда заканчивается интерполяция, т.е. обнулен регистр 30 сдвига, операнды через коммутатор 15 подаются на регистры 7 и 8 произведени1.

С выходов регистров 1, 2, 7 и 8 операндЬ(поступают на сумматор-вычитате;(ь 11, который работает как

/сумматор при У, = 0 и как вычитатель при У(о = 1. С выхода сумматора-вычитателя 1 1 снима(отся резулт>таты вычислептп(по алгоритму (? .

Совокупность управля)ощих сигналов

У, -У„ для случая четырех шагов интерполяции показана на фиг. 5.

Ф о р м у л а и з о б р е т е и и я

Устройство для выполнения базовой операции быстрого преобразования

Фурье, содержащее первый, второй, третий и четвертый входные регистры, информационные входы которых являются cooòâåòñòâåttío входами реальной и мнимой частей первого оттеранда и реальной и мнимой частей второго операнда устройства, выходы первого и вто-. рого входных регистров подключены соответственно к первому и второму входам сумь(атора-вычптателя,,выходы суммы и разности которого являются выходами соответстве)ьно первого и второго операндов устройства, выходы третьего 2п четвертого входных регистров подкл)оче)(ы соответственно к первому и в срому ипформациош|ым входам первого коммутатора, выход второго коммутатора подключен к информационнгш1 входам пятого и шестого регистров, выходы которых подключены соответственно к третьему и четвертому входам сумматора-вычитателя, выход блока памяти константы подключен к.входу блока вычисления целой части числа, о т л и ч а ю щ е е— с я тем, что, с целью повышения точности, в него введены блок памяти, арифметический блок, сумматор и интерполятор, ицформацпонный выход ко(торого подключен к первому информационному входу второго коммутатора, второй информационный вход которого объединен с информационным входом интерполятора и подключен к выходу арифметического блока, вход которого подключен к выходу блока памяти, первый и второй адресные входы которого подключены соответственно к выходу первого коммутатора и выходу сумматора, первый вход которого подкл.очен к информационному выходу блока вычисления целой части числа, выход младшего разряда которого подключен к тактовому входу интерполятора, выход окончания интерполяции которого подключен к управля)ощему 1278888

7U входу второго коммутатора„: второй вход сумматора является входом выбора реальной и мнимой частей коэффициента устройства, причем арифметический блок содержит шесть регистров, сумматор, коммутатор и сумматор вычитатель, первый и второй входы которого подключены соответственно к первому и второму выходам коммутатора, первый, второй, третий и 0 четвертый информационные входы которого подключены к выходам соответственно первого, второго, третьего и четвертого регистров, информацион ные входы которых подключены к выходу сумматора, первый и второй входы которого подключены к выходам соответственно пятого и шестого регистров, информационные входы которых объединены и являются вхоцом ариф- 20 метического блока, выходом которого является выход сумматсра-вычитателя, при этом тактовые входы первого, второго, третьего и четвертого входных регистров являются соответственно первым, вторым, третьим и четвертым тактовыми входами устройства, первый и второй управляющие входы первого коммутатора являются соответственно пятым и шестым тактовыми входами устройства, тактовые входы первого и второго регистров являются соответственно седьмым и восьмым тактовыми входами устройства, вход типа операции сумматора-вычитателя является девятым тактовым входом устройства, десятым и одиннадцатым тактовыми входами которого являются управляющие входы соответственно коммутатора и сумматора-вычитателя арифметического блока, а тактовые входы первого, второго, третьего, четвертого, пятого и шестого регистров которого являются соответственно двенадцатым, тринадцатым, четырнадцатым, пятнадцатым, шестнадцатым и семнадпатым тактовыми входами устройст1278888

1278888

91

Уг

" Уя

gg

Ую

1б

У

g8 ц,,Г

Уа

Йг

3(ö

Д1„

Д1б

%б 17

glB

Составитель А. Баранов

Техред A.Êðàâ÷óê

Редактор В. Иванова

Корректор М. Самборская

Заказ 6841/49

Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4