Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной те.хники и может быть использовано в качестве буферного, запоминающего устройства в системах сбора, регистрации и обработки измерительной инфорации. Цель изобретения состоит в повышении надежности устройства за счет обеспечения резервирования блока памяти в тех случаях, когда величина блока обмена информацией по крайней мере в два раза меньше используемого в устройстве блока памяти. Устройство содержит блок памяти, счетчики, блок контроля, элементы И, ИЛИ, триггеры, мультиплексор , блок синхронизации. 2 ил. го 00 ;о 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1278981 (50 4 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМЪ(СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3913837/24-24 (22) 21.06.85 (46) 23.12.86. Бюл. № 47 (72) О. В. Белоус, В. А. Зубцовский, В. С. Лупиков, Б. С. Масленников и С. С. Спиваков (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 767836, кл. G ll С 11/00, 1980.

Патент США № 3992699, кл. G 11 С 19/00, опублик. 1976. (54) БУФЕРНОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано в качестве буферного, запоминающего устройства в системах сбора, регистрации и обработки измерительной инфорации. Цель изобретения состоит в повышении надежности устройства за счет обеспечения резервирования блока памяти в тех случаях, когда величина блока обмена информацией по крайней мере в два раза меньше используемого в устройстве блока памяти. Устройство содержит блок памяти, счетчики, блок контроля, элементы И, ИЛИ, триггеры, мультиплексор, блок синхронизации. 2 ил.

1278981

Изобретение относится к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства в системах обработки информации и системах передачи информации.

Цель изобретения -- повышение надежности устройства.

На фиг.! приведена схема буферного запоминающего устройства (БЗУ); на фиг.2— схема алгоритма работы блока синхронизации.

Устройство содержит блок 1 памяти, информационный вход 2, информационный выход 3, первый счетчик 4, блок 5 контроля, элемент И 6, первый элемент ИЛИ 7, первый триггер 8, второй триггер 9, второй счетчик

10, мультиплексор 11, первый вход 12 управления устройства, блок 13 синхронизации, второй управляющий вход 14 устройства, третий управлякгщий вход 15 устройства, управляющий выход 16 устройства, второй элемент ИЛИ 17, етвертый управляющий Bxojk ! 8 устройства.

Блок 13 синхронизации содержит постоянное запоминающее устройство (ПЗУ) 19, регистр 20, мультиплексор 21, элемент ИСКЛЮЧАЮ1ЦЕЕ ИЛИ 22, триггер 23, элемент

И 24, вход 25 тактовых импульсов.

Блок !3 синхронизации реализует алгоритм., представленный на фиг.2, следующим образом. В ПЗУ 19 хранятся микрокоманды, включающие значения выполняемых микроопераций и адреса следующей за текущей микрокоманды. По частоте на входе 25 производися запись в регистр 20 адреса выполняемой микрокоманды. По этому адресу производится считывание из ПЗУ 19 сигна koB микроопераций, выполняемых в этом такте, и адрес следующей микрооперации. По адресу выполняемой микрокоманды мультиплексор 21 производит опрос состояния одного из своих входов. Если на соответствующем входе есть сигнал-усилие, то элемент ИСКЛ1ОЧА101ЦЕЕ ИЛИ 22 изменяет значение младшего разряда следующей микрокоманды.

В исходном состоянии сигнал начальной установки с входа 18 устройства поступает через второй элемент ИЛИ 7 на вход записи первого счетчика 4 и заносит в него код объема блока обмена с входа 12 устройства.

Информация поступает на вход 2 в сопровождении синхроимпульса на входе 14, по которому блок 13 синхронизации формирует сигнал на пятом выходе, который сбрасывает триггер 8, и на первом выходе, который поступает на управляющий вход блока 1 памяти, осуществляя запись информации.

Далее блок 13 синхронизации формирует сигнал, который с третьего выхода поступает через элемент ИЛИ 7 на счетный вход первого счетчика 4 адреса, уменьшая его содержимое на единицу. Таким образом, производится запись в блок 1 памяти по адресам, формируемым счетчиком 4.

10 !

При заполнении блока 1 памяти на управляющем выходе первого счетчика 4 формируется сигнал, поступающий на первый вход блока.13 синхронизации. На четвертом выходе этого блока формируется сигнал, который поступает через второй элемент ИЛИ 17 на вход записи счетчика 4 ч записывает в него код, поступающий на вход 12.

В ПЗУ 19 вырабатывается сигнал, который поступает на триггер 23 и устанавливает его. Установленный триггер 23 указывает, что в БЗУ записан заданный блок информации. Источник прекран!ает выдачу информации на запись в БЗУ, блок 1 памяти устанавливается в режим чтения, и приемник считывает первое слово информации. Приняв первое слово информации, приемник формирует сигнал, который поступает на второй управляющий вход 15 устройства, через элемент ИЛИ 7 на счетный вход первого счетчика 4 адреса и уменьшает его содержимое на единицу, поступает на первый триггер 8 и устанавливает его. а также на первый вход элемента И 6, второй вход которого соединен с выходом блока 5 контроля, сигнал на выходе которого формируется в случае обнаружения ошибки при считывании информации из БЗУ и устанавливает триггер 9 при появлении сигнала на входе 15.

При считывании последнего слова из памяти на управляюнкм выходе первого счетчика 4 формируется сигнал, который поступает на первый вход блока 13 с.- нхронизации. По этому сигналу блок 13 синхронизации формирует и» четвертом выходс сигнал, который поступает через второй элемент ИЛИ 17 на вход записи счетчика 4 и записывает в него ксj, поступающий íà вход

12. Этот же сигнал, проходя через элемент И 24, который открыт, так как взведе k триггер 23, сбрасывает триггер 23.

Сброшенный трн гер 23 указывает, что заданный блок считан из БЗУ. Приемник прекращает прием информации из БЗУ, источник начинает выдачу информации, и блок 1 памяти устанавливается в режим записи.

Если при счить|вании информации из БЗУ была обнаружена оц ибка, то триггер 9 установлен. По приходу сHHxpoHMIIvëhñà на вход

14 блок 13 синхронизации формируег на пятом выходе сигнал, сбрась вающий триггер 8, который в свою очередь сбрасывает триггер 9.

По заднему фронту сигнала с триггера 9 счетчик 10 изменяет свое состояние на единицу. Этот код поступает через му,-.ьтинлексор

11 на дополнительные входы адреса блока 1 памяти и выбирает другую обласгь памяти, куда производится запись принимаемой информации.

Устройство осуществляет обмен данных блоками заданного объема. В зависимости от соотношения объемов блока обмена и блока памяти производится резервирование ем1278981

Формула изобретения

Фиг. /

Фиг. 2

Составитель О. Кулаков

Техред И. Верее Корректор М. Максимишинеи

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР ло делам изобретений и от крытий ! 13035, Москва, УК вЂ” 35, Рау шская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор В. Данко

Заказ 6847/54

3 кости блока памяти. При считывании информации из отказавшей области памяти дальнейшая запись информации производится в другую область памяти.

Буферное запоминающее устройство, содержащее блок памяти, информационные входы и выходы которого являются соответственно информационными входами и выходами устройства, адресные входы блока памяти соединены с одними информационными выходами первого счетчика, информационный вход которого является первым управляющим входом устройства, управляющий вход блока памяти подключен к первому выходу блока синхронизации, первый вход которого соединен с управляющим выходом первого счетчика, а второй вход является вторым управляющим входом устройства, управляющим выходом которого является второй выход блока синхронизации, отличающееся тем, что, с целью повышения надежности, оно содержит мультиплексор, второй счетчик, первый и второй триггеры, первый и второй элементы ИЛИ, элемент И и блок контроля, входы которого соединены с информационными .выходами блока памяти, выход блока контроля подключен к первому входу элемента И, второй вход которого является третьим управляющим входом устройства и соединен с первым входом первого триггера и первым входом первого элемента ИЛИ, второй вход и выход которого подключены соответственно к третьему выходу блока синхронизации и счетному входу первого счетчика, вход записи которого сое10 динен с выходом второго элемента ИЛИ, один вход которого является четвертым управляющим входом устройства, а другой вход соединен с четвертым выходом блока синхронизации. пятый выход которого подключен к второму входу первого триггера, выход которого соединен с первым входом второго триггера, второй вход и выход которого подключены соответственно к выходу элемента И и счетному входу второго счетчика, выход которого соединен с первым информационным входом мультиплексора, второй информационный вход которого подключен к другому информационному выходу первого счетчика, управляющий вход и выход мультиплексора соединены соответственно с первым управляющим входом устройства и

25 дополнительным адресным входом блока памяти.