Устройство преобразования сигналов с дельта-сигма модуляцией в сигналы с импульсно-кодовой модуляцией
Патент 1279073
Авторы
Классы МПК
Устройство преобразования сигналов с дельта-сигма модуляцией в сигналы с импульсно-кодовой модуляцией
Иллюстрации
Реферат
Изобретение относится к вычислительной технике. Его использование в системах передачи данных позволяет повысить быстродействие этих систем. Устройство содержит двоичный счетчик, первый логический блок и накапливающий сумматор, образующие триангуляционньй цифровой фильтр. Введение второго логического блока, трех D-триггеров и элемента НЕ обеспечивает одновременную обработку этим фильтром двух соседних отсчетов входного сигнала . 2 з.п. ф-лы, 3 ил., 3 табл. ьэ со sj 00
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (51)4 Н 03 М 7 36
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А BTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3890630/24-24 (22) 30.04.85 (46) 23.12.86. Бюл. Р 47 (71) Ленинградский электротехнический институт связи им.проф.М.А.БончБруевича (72) Л.M. Гольденберг, А.В. Брунченко и Ю.С. Власюк (53) 681.325(088.8) (56) Electronic components and applications, 1980, ч. 2, P- 4, рр. 245;250.
IEEE,Journal of Solid State Cir cuits. 1979, v. 14, II- 1, рр. 25-37.
„„SU„„1279073 А 1 (54) УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ СИГНАЛОВ С ДЕЛЬТА"СИГМА МОДУЛЯЦИЕЙ В СИГ-, НАЛЫ С ИМПУЛЬСНО-КОДОВОЙ МОДУЛЯЦИЕЙ (57) Изобретение относится к вычислительной технике. Его использование в системах передачи данных позволяет повысить быстродействие этих систем.
Устройство содержит двоичный счетчик, первый логический блок и накапливающий сумматор, образующие триангуляционный цифровой фильтр. Введение второго логического блока, трех D-триггеров и элемента НЕ обеспечивает одновременную обработку этим фильтром двух соседних отсчетов входного сигнала. 2 з.п. ф-лы, 3 ил., 3 табл.
1279073
1 I
0 0
0 0 1
0 . 1 0
ДСМ ДСМ
0
-1 1
2в+1 2в+1
Изобретение относится к вычислительной технике и может быть использовано в системах передачи данных.
Цель изобретения — повьш ение быстродействия. 5
На фиг. 1 представлена функциональная схема устройства; на фиг. 2— принципиальная схема первого логического блока; на фиг. 3 — принципиальная схема второго логического блока.
Устройство преобразования сигналов с дельта-сигма модуляцией (ДСМ) н сигналы с импульсно-кодовой модуляцией (ИКМ) содержит двоичный счетчик I первый и нторой логические блоки 2 и 3, накапливаюший сумматор элемент HE 5, первый, второй и третий D-триггеры 6-8, информационный вход 9, тактовый вход 10 и выход
11. Первый логический блок 2 выполнен на первой и второй группах 12 и
13 по К вЂ” 1 элементов Исключающее ИЛИ, второй логический блок 3 выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 14, эле25 менте ИЛИ вЂ” НЕ 15, первом и втором элементах И 16 и 17, элементе ИЛИ 18, элементе HE 19, первой и второй груп.пах 20 и 21 элементов ИЛИ вЂ” НЕ.
Устройство преобразования сигналов с ДСМ в сигналы с ИКМ работает как перекурсивный цифровой фильтр с треугольной импульсной характеристикой или триангулярный цифровой фильтр (ТЦФ). Коэффициенты этого фильтра припринимают только целочисленные значе- 35 ния, а два соседних коэффициента отмечаются на единицу. Эти коэффициенты генерируются двоичным счетчиком 1 по мере поступления синхроимпульсов на вход 10. Для любых двух соседних 40 отсчетов ДСМ сигнала можно записать их сумму (разность), результаты этих вычислений приведены в табл. i, 1
Таблица 1
1 °
0 -2н -1 -2в -1 50
Здесь ДСМ . и ДСМ . — отсчеты
1 1 б1
ДСМ сигнала соответственно в и +1 моме ты; р и Т вЂ” значения сум1 2 мы (разности) коэффициентов для этих моментов соответственно для нарастающей и ниспадающей ветвей импульсной характеристики; Б — величина коэффициента ТЦФ н i-й момент.
Отсчеты ДСМ сигнала поступают с входа 9 устройства на информационные входы первого и третьего D-триггеров 6 и 8. Частота синхроимпульсов на входе 10 вдвое меньше частоты поступления отсчетов ДСМ сигнала. Поскольку синхронизация первого D-триггера 6 по отношению к третьему Dтриггеру 8 осуществляется через элемент НЕ 5, то в эти триггеры 6 и 8 записываются отсчеты ДСМ сигнала с соседними номерами. После прихода очередного синхроимпульса сигнала с выхода первого D-триггера 6 переписывается во второй D-триггер 7, поскольку сигналы на выходах первого и третьего D-триггеров 6 и 8 изменяется в разные моменты времени (из-за, инверсной синхронизации), а для обеспечения максимального быстродействия необходимо, чтобы оба значения ДСМ сигнала появлялись н один и тот же момент времени.
На управляющий вход первого логического блока 2.поступают отсчеты
ДСМ сигнала с выхода второго D-триггера 7. По каждому разряду двоичного ,счетчика 1, кроме старшего К-го разяда, логический блок 2 осуществляет функцию, представленную в табл. 2.
Таблица 2
1279С73
Таблица 3
К i ДСМ, ДСМ Х . К 1 ДСМ, ДСМ„, 0 О О О
О. О О 1
О О 1 О
О О 1 1
1 1 .0 О
О 1 О О
1 1 О 1
О 1 О 1
О О
1 О
О О
О 1 О О 0 1 1 О
О 1 1 О
1 1 1 1
О 1 О 1
О 1 1 О
О О
1 1
О 1 1
1 1 1 1 1
Здесь i — значение соответствующего разряда двоичного счетчика 1;
К вЂ” значение старшего разряда двоичного счетчика 1; 5
ДСМ вЂ” значения отсчета ДСМ, причем для удобства значение
"-1" ДСМ заменен на "О";
Увеличение значения коэффициента, соответствующего i-му моменту, в два раза производится с помощью перекрестной связи с выходов второго логического блока 3 на входы накапливающего сумматора 4, на вход младшего разряда которого подается сигнал логической единицы. 40
Таким образом, преобразование сигналов с ДСМ в сигналы с ИКМ осуществляется на основе триангулярного цифрового фильтра с одновременной обработкой двух соседних ДСМ отсчетов, 45 благодаря чему последние можно -подавать на вход устройства с вдвое большей частотой.
Формула изобретения 0
1. Устройство преобразования сигналов с дельта-сигма модуляцией в сигналы с импульсно-кодовой модуляцией, содержащее двоичный счетчик, первый логический блок и накапливающий сумматор, выходы которого являются выходами устройства, причем вход двоичного счетчика является тактовым
У вЂ” значение соответствующего
1 разряда на выходе первого логического блока 2, Логическая функция, реализуемая по каждому разряду вторым логическим блоком 30 описана в следующей таблице истинности (табл. 3). входом устройства, а выходы двоичного счетчика соединены с соответствующими информационными входами первого логического блока, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены второй логический блок, первый, второй и третий D-триггеры и элемент HF. выход которого соединен с входом синхронизации первого
D-триггера, выход которого соединен с информационным входом второго Dтриггера, информационные входы первого и третьего D-триггеров объединены и подключены к информационному входу устройства, входы синхронизации второго и третьего D-триггеров объединены с входом элемента НЕ и входом двоичного счетчика, выход старшего разряда которого соединен с первым управляющим входом второго логического блока, информационные входы и выходы которого подключены соответственно к выходам первого логического блока и входам накапливающего сумматора, второй управляющий вход второго логического блока объе12790/3 динен с управляющим входом первого логического блока и подключен к выходу второго Л-триггера, третий уп:— равляющий вход второго логического блока соединен с выходом третьего
D-триггера.
2. Устройство по и„ 1, о т л ич а ю щ е е с я тем, что первый логический блок выполнен на первой и второй группах по К-1 элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой груг,— пы являются соответствующими входами первого логического блока, а вторые входы объединены и подключены к К-му
15 входу первого логического блока. выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ гервой группы соединены с первыми входами соответствующих элементов ИСКЛ10ЧАЮЩЕЕ ИЛИ второй группы, вторые входь| которых объединены и подключеHbl к управляющему входу первого логического блока, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы являются выходами первого логического блока, 25 где К вЂ” число разрядов двоичного счетчика.
3. Устройство по п. 1, о т л.и— ч а ю щ е е с я тем, что второй ло30 гический блок выполнен на элементе
ИСКЛЮЧАЮЩЕЕ ИЛИ вЂ” HE элементе ИЛИ, элементе НЕ, двух элементах И, элементе ИЛИ вЂ” НЕ и двух группах элементов ИЛИ вЂ” HK, первые входы элементов
ИЛИ вЂ” НЕ первой группы являются соответствующими входами второго логического блока, выходы элементов ИЛИ вЂ” НЕ первой группы соединены с первыми с входами соответствующих элементов
ИЛИ вЂ” НЕ второй группы, выходы которых являются соответствующими выходами второго логического блока, вторые входы элементов ИЛИ вЂ” HF. первой и второй групп объединены и подключены соответственно к выходу элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ вЂ” НЕ и выходу элемента ИЛИ, первый и второй входы которого подключены к выходам соответствующих элементов И, первый вход первого элемен. а И объединен с первым входом элемента ИЛИ вЂ” НЕ и подключен к первому управляющему входу второго логического блока, второй вход элемента ИЛИ вЂ” НЕ объединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ вЂ” НЕ и вторым входом первого элемента И и подключен к второму управляющему входу второго логического блока, вь|ход элемента ИЛИ вЂ” НЕ соединен с первым входом второго элемента И, второй вход которого объединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ вЂ” НЕ и входом элемента НЕ и подключен к третьему управляющему входу второго логического блока, выход элемента НЕ соединен с третьим входом первого элемента И, 1279073
ФигЗ
Составитель О. Ревинский
Техред А.Кравчук Корректор: В.Бутяга
Редактор А. Ворович
Тираж 816 Подписное .ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Иосква, Ж-35, Раушская наб., д. 4/5
Заказ 6854/58
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4