Система передачи информации по электрическим сетям

Система передачи информации по электрическим сетям

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи . Цель изобретения - повьшение помехозащищенности и пропускной способности системы. Система состоит из передающей стороны 1, приемной стороны 2, электрической сети 3. Передающая сторона 1 содержит задающий г-р 4, формирователь сигналов 5, у-ль мощности 6, блок подключения 7. Вновь введен блок фазовой манипуляции 8. Приемная сторона 2 содержит входной согСО

СОЮЗ СОБЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН, А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТНЕНН Й НОМИТЕТ CCCP

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3832059/24-09 (22) 29.12 ° 84 (46) 23. 12. 86, Бюл, № 47 (7 1) Государственный научно-исследовательский энергетический институт им. Г,М.Кржижановского (72) А.М.Пономарев, Е.С.Толкачева, В.Ф.Николаев и В.А.Лесник (53) 621.398 (088.8) (56) Авторское свидетельство СССР № 1164895, кл. Н 04 J 1/02, 1982.

Авторское свидетельство СССР

¹ 692100, кл. H 04 В 3/54, 1979. (91 (И (50 4 Н 04 B 3/54 // Н 04 J 1/02 (54) СИСТЕМА ПЕРЕДАЧИ ИНФОРМАЦИИ ПО

ЭЛЕКТРИЧЕСКИМ СЕТЯМ (57) Изобретение относится к электросвязи. Цель изобретения — повьппение помехозащищенности и пропускной способности системы. Система состоит из передающей стороны 1, приемной стороны 2, электрической сети 3. Передающая сторона 1 содержит задающий г-р 4, формирователь сигналов 5, у-ль мощности 6, блок подключения 7. Вновь введен блок фазовой манипуляции 8. Приемная сторона 2 содержит входной сог1279076 ласующий блок 9> 1-й синхронный детектор (СД) 10, 1-й интегратор 11., дешифратор 12, задающий г-р 13, блок

14 управления интегратором. Вновь введены (ш-1) СД 10 -10,„, (m-1) интеграторов 11, -11, блок 15 памяти, блок определения знака 16, эл-т И 17, два триггера 18 и 22, сумматор по модулю два 19, распределитель импульсов 20, пороговый блок 21, блок выделения макс, сигнала 23, m блоков выделения модуля сигнала 24,, — 24,(-1> фазосдвигающих блоков 25 — 25

1 ил.

Изобретение относится к электросвязи и может быть использовано в системах передачи информации по электрическим сетям в тональном диапазоне частот.

Цель изобретения — повышение помехозащищенности и пропускной способности системы, На чертеже приведена электрическая структурная схема системы передачи информации по электрическим сетям, . Система передачи информации по электрическим сетям содержит переда ющую сторону 1, приемную сторону 2, электрическую сеть 3; передающая сторона 1 содержит первый задающий генератор 4, формирователь 5 сигналов, усилитель 6 мощности, блок 7 подключения, блок 8 фазовой манипуляции, приемная сторона 2 содержит входной согласующий блок 9, первый синхронный детектор 10, m-1 синхронных детекторов 10 — 10, первый интегратор 11, m-1 интеграторов 11 -11, дешифратор

12, второй задающии генератор 13 блок 14 управления интегратором, блок

15 памяти, блок 16 определения знака, элемент И 17, первый триггер 18, сумматор 19 по модулю 2, распределитель

20 импульсов, пороговый блок 21, второй триггер 22, блок 23 выделения максимального сигнала, m блоков выделения модуля сигнала 24 -24,, m-1 фазосдвигающих блоков 25 -25

Система передачи информации по электрическим сетям работает следующим образом.

На передающей стороне 1 первый задающий генератор 4 непрерывно формирует несущую частоту, В соответствии с передаваемой информацией и строго синхронно с периодом сети (что обеспечивается наличием синхрониэирующей связи) в формирователе 5 сигналов формируется нужная кодовая комбинация (последовательность моделирующих импульсов), а также управляющий сигнал, который появляется на втором выходе блока 5 на время передачи манипулированных по фазе посылок, Этот управляющий сигнал воздейст" вует на блок 8 фазовой манипуляции, при наличии которого сигнал с первого задающего генератора 4 инвертируется, т.е. его фаза меняется на Я радиан относительно исходного значения. Таким образом, сигнал с первого задающего генератора 4 подвергается в блоках 8 и 5 амплитудной и относительной фазовой манипуляции, и требуемая кодовая комбинация, пройдя через усилитель б мощности и блок 7 под ."лючения к сети, вводится в электрическую сеть 3.

На приемной стороне 2 второй зада- ющий генератор 13 формирует ту же частоту, что и первый задающий генератор 4 на передающей стороне. Равенство частот обеспечивается синхрони-е зацией двух генераторов от общей частоты сети, Сигнал второго задающего генератора 13 поступает на управляющий вход синхронного детектора 10 и через фазосдвигающие блоки 25 -25

2 на управляющие входы синхронных детекторов 10 -10 . Управляющие сигналы соседних синхройных детекторов сдвинуты по фазе на угол JT/m радиан, где

m — - число каналов приемной стороны 2, Сигнал с выхода входного согласующего блока 9, пройдя через синхронные детекторы 10 и 10 -10„, накапливается в интеграторах 11 и 11 — 11 в течение

2 1.Т заданного периода интегрирования, оп" ределяемого по условию отстройки от сетевых помех и равного целому числу периодов частоты сети. Требуемая длительность интегрирования формируется в блоке управления интегратором 14.

1279076 один из входов сумматора 19 по модулю 2, На второй вход элемента И 17 поступает сигнал с первого разряда распределителя 20 импульсов. Сигнал с выхода элемента И 17, соответствующий знаку первой посылки, поступает на S-вход первого триггера 18, который запоминает знак первой посылки на на время кодовой комбинации. Выход

l0 первого триггера 18 соединен с вторым входом сумматора 19 rro модулю 2, на выходе которого появляется сигнал в том случае, если знак текущей посылки не совпадает со знаком первой посыл15 ки, Сигнал с выхода сумматора l9 по модулю 2 (элемента ИСКЛЮЧАЮЩЕЕ ИЛИ), сигналы с каждого из разрядов распре делителя 20 импульсов, а также сигнал с выхода порогового блока 21 поступа20 ют на соответствующие входы дешифратора 12, Таким образом, на входах дешифратора 12 присутствует сигнал, для которого известен номер посылки, определяемый позицией распределителя

20 импульсов и известна его фаза относительно фазы первой посылки. Эта информация достаточна для расшифровки кодовой комбинации в дешифраторе 12.

Сигнал на выходе приемного синхронного детектора пропорционален косинусу угла разности фаз входного и управляющего сигнала. Поэтому сигнал на выходе к -го инвертора (при К равном 1,2...,,m) пропорционален величине cos LV — —,К-1)), где 4 - фаза

Й

Система передачи информации по электрическим сетям, содержащая на 5 передающей стороне первый задающий генератор, а также последовательно соединенные формирователь сигналов, усилитель мощности, блок подключения, причем управляющий вход первого зада40 ющего генератора и управляющий вход формирователя сигналов объединены и соединены с первым выходом электрической сети,а на приемной стороне последовательно соединенный входной согласующий блок, первый синхронный детектор, первый интегратор, а также дешифратор, второй задающий генератор, выход которого соединен с вторым входом первого синхронного детектора, а также блок управления интегратором, вход которого соединен с входом второго задающего генератора и вторым выходом электрической сети, третий выход которой соединен с входом вход55 ного согласующего блока, вход электрической сети соединен с выходом блока подключения, о т л и ч а ю щ а я с я тем, что, с целью повышения помехозащищенности и пропускной сповходного сигнала относительно сигнала с второго задающего генератора 13.

Для посылки с манипулированной фазой знак сигнала на выходе интегратора изменяется на противоположный, так как он пропорционален величине

cosf3T+ 9 -(K-1)), Таким образом, в и !

m пределах одной кодовой комбинации при манипуляции фазы знаки отдельных посылок на выходе каждого интегратора меняются. Сигналы с интеграторов, пройдя через блоки выделения модуля сигнала 24,-24, поступают в блок 23 выделения максимального сигнала, в котором сравниваются по абсолютной величине и на сигнальный выход блока

23 выделения максимального сигнала ,проходят с того канала, для которого разность фаз минимальна. Одновременно появляется управляющий сигнал на том из m выходов номера канала блока 23, по которому пришел этот максимальный сигнал. Сигнал с выхода-блока 23 поступает на вход порогового блока 21, уставка которого выбирается по усло вию отстройки от помех. При срабатывании порогового блока 21 через второй триггер 22 запускается и-разрядный распределитель 20 импульсов, число разрядов которого определяется числом возможных посылок сигнала в кодовой комбинации. Сигнал с первого разряда распределителя 20 импульсов ( дает разрешение на запоминание номера канала в блоке 15 памяти, В этом блоке на выход пропускается сигнал с того из интеграторов, для которого есть управляющий сигнал с выхода блока 23. Блок 15 памяти остается в том же положении на время всей кодовой комбинации. Таким образом, на выходе. блока 15 памяти появляются последовательные посылки сигнала в соответствии с кодовой комбинацией, причем знак сигнала отдельных посылок определяется относительной фазовой манипуляцией, Знак каждой посылки определяется в блоке 16 определения знака, с выхода которого сигнал поступает на один из входов элемента И 17 и на

Формула изобретения

Составитель А.Левитанская

Техред И.Попович 1(орректор В.Бутяга

Редактор А.Ворович

Заказ 6855/59 Тирая» 624

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 1279076 6 собности системь1, на передающей сто- входы интеграторов объединены и соероне введен блок фазовой манипуляции, динены с выходом блока управления инпричем выход первого задающего гене- тегратором, вход которого соединен с ратора соединен с входом формировате- первым входом распределителя импульля сигналов. через блок фазовой мани- 5 сов, выходы интеграторов соединены с пуляции, второй вход которого соеди- входами соответствующих блоков выденен с вторым выходом формирователя ления модуля сигнала, выходы которых сигналов, а на приемной стороне вве- соединены с соответствующими входами дены последовательно соединенные блок блока выделения максимального сигнала, памяти, блок определения знака, эле- 10 первый выход которого соединен с входом мент И, первый триггер, сумматор по порогового блока, выход которого соемодулю два, второй вход которого сое- динен с первым входом дешифратора динен с первым входом элемента И, а сигналов второго триггера, выход кототакже распределитель импульсов, лоро- рого соединен с вторым входом распреговый блок, второй триггер, блок вы- 15 делителя импульсов„ второй вход деделения максймального сигнала, m бло- шифратора соединен с выходом сумматоков выделения модуля сигнала, m-1 ра по модулю два, и выходов распредесинхронных детекторов, m-1 интеграто- лителя импульсов соединены соответстров, m-1 фазосдвигающих блоков, входы венно с п входами дешифратора, причем которых объединены и соединены с вы- 20 первый выход распределителя импульсов ходом второго задающего генератора, соединен с первым входом блока памяти первые входы m--1 синхронных детекто- и вторым входом элемента И, а последров объединены и соединены с первым ний выход распределителя импульсов входом первого синхронного детектора,. соединен с вторыми входами первого и второн вход каждого из ш-1 синхронно- 25 второго триггеров, первые ш входов

ro детектора соединен с выходом сост- блока памяти соединены с соответствуветствующего ш-1 фазосдвигающего бло- ющими ш выходами интеграторов, а втока, а выход каждого из m-1 синхронно- рые ш входов блока памяти соединены го детектора соединен с первым входом с соответствующими m выходами блока соответствующего интегратора, вторые выделения максимального сигнала.