Лингвистический процессор

Лингвистический процессор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вьтчислительной технике и мож ет быть использовано для реализации логических алгоритмов, заданных в лингвистической форме. Целью изобретения является расширение функциональных возможностей процессора за счет реализации алгоритмов, заданных в лингвистической форме с произвольной комбинацией входных и выходных переменных . Процессор содержит мультиплексоры 1, 14 адреса, счетчик 2 адреса, регистр 3 адреса, блок 4 памяти входных переменных, блок 5 памяти инструкции, блок 6 памяти термов, регистры 7, 8, 9 числа, блоки 10, 17 сравнения, регистр П кода сравнения, группу 12 элементов И, регистры 13, 18 управления, блок 15 памяти выходных переменных,мультиплексор 16 данных, регистр 19 вывода , блок 20 синхронизации. 10 ил. S (Л Фи8.1

СОЮЗ СОВЕТСНИХ

СО1.1ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

11% 110 (59 4 0 06 F 15/20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

- Ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3844850/24-24 (22) 21.01.85 (46) 30.12.86. Бюл. Р 48 (72) А.Г.Алексенко, Е.П.Балашов, А,С.Бжезинский, В.В.Колесников, М.С.Куприянов и N.Ã.Ïàíòåëååâ (53) 681.325(088.8) (56) Балашов F..Ï. и др. Многофункциональные регулярные вычислительные структуры. — И.: Сов. радио, 1978, с, 218.

Авторское свидетельство СССР

11- 1108454, кл. 0 06 F 15/20, 1982. (54 ) ЛИНГВИСТИЧЕСКИЙ ПРОЦЕССОР (57) Изобретение относится к вычислительной технике и может быть использовано для реализации логических алгоритмов, заданных в лингвистической форме ° Целью: изобретения является расширение функциональных возможностей процессора эа счет реализации алгоритмов, заданных в лингвистической форме с произвольной комбинацией входных и выходных переменных. Процессор содержит мультиплексоры 1, 14 адреса, счетчик 2 адреса, регистр 3 адреса, блок 4 памяти входных переменных, блок 5 памяти инструкции, блок 6 памяти термов, регистры 7, 8, 9 числа, блоки 10, 1 7 сравнения, регистр 11 кода сравнения, группу 12 элементов

И, регистры 13, 18 управления, блок

15 памяти выходных переменных,мультиплексор 16 данных, регистр 19 вывода, блок 20 синхронизации. 10 ил.

128

Изобретение относится к вычис:лительной технике и может быть использовано для реализации логических алгоритмов, заданных в лингвистической форме, Цель изобретения- - расширение функциональных возможностей процессора за счет реализации алгоритмов, заданных в лингвистической форме с произвольной комбинацией входных и выходных переменных, На фиг, 1 представлена функциональная схема процессора, на фиг. 2схема блока синхронизации, на фиг.3граф переходов счетчика блока синхронизации, на фиг, 4 — временная диаграмма работы блока синхронизации, на фиг. 5 — схема регистра адреса, первого, второго и третьего регистров числа, регистра кода сравнения и регистра вывода, на фиг, 6 — схема регистров управления, на фиг, 7 — схема блоков памяти входных переменных, термов и инструкций; на фиг. 8 — схема мультиплексора данных и второго мультиплексора адреса, на фиг. 9 — схема первого мультиплексора адреса, на фиг, 10 — схема первого блока сравнения.

Устройство содержит первый мультиплексор 1 адреса, счетчик 2 адреса, регистр 3 адреса, блок 4 памяти

:входных переменных, блок 5 памяти инструкций, блок 8 памяти термов, первый и второй 8 регистры числа, третий регистр 9 числа, первый блок

10 сравнения, регистр 11 кода сравнения, группу 12 элементов И, первый регистр )3 управления, второй .мультиплексор 14 адреса, блок 15 памяти выходных переменных, мультиплек сор 16 данных, второй блок 17 сравнения, второй регистр 18 управления, регистр 19 вывода, блок 20 синхронизации, информационный вход 21 и выход 22 мультиплексора 1, вход 23 и выход 24 регистра 3, первый адресный вход 25 блока 4, установочный 26 и счетный 27 входы и выход 28 счетчика

2, второй адресный вхо* 29 блока 4, первый адресный вход 30 блока 5, адресный вход 31 блока 6, синхровход

32 регистра 7, вход 33 разрешения обращения блока 6, синхровход 34 регистра 8, выход 35 блока 4, информационный вход 36 и выход 37 регистра 7, входы 38 блока 10, информационный вход 39 мультиплексора 16, выход

0381 2

40 блока 10, вход 41 и выход 42 регистра 11, первый 43 и второй 44 входы блока 17, выход 45 блока 17, информационный вход 46 и выход 47 ре5 гистра 18, управляющий вход 48 мультиплексора 16, управляющий вход 49 мультиплексора 14, управляющий вход

50 (вход разрешения обращения),второй адресный вход 51 и выход 52 блока 5, информационный вход 53, синхровход 54 и выход 55 регистра 9, первые 56 и вторые 57 входы и выходы

58 элементов И группы 12, информационный вход 59 и выход 60 регистра

13, первый адресный вход 61 блока

15, выход 62 блока 6, информационный вход 63 и выход 64 регистра 8, информационный вход 65 и выход 66 мультиплексора 14, второй адресный вход

24 67, управляющий вход 68 (вход разрешения обращения)и выход 69 блока 15, .информационный вход 70, синхровход

71 и выход 72 регистра 19, установочный вход 73 и синхровход .74 регистра )3, установочный вход 75.и синх-. ровход 76 регистра 18, тактовый вход

77, первый 78.и второй 79 выходы, вход 80 пуска, третий 81, четвертый

82, пятый 83 и шестой 84 выходы бло- О ка 20, управляющий вход 85 мультиплексора 1, счетчик 86, первый— третий элементы И 87-89, первый— третий элементы НЕ 90-92, четвертыйдевятый элементы И 93-98, первый 99

3g и второй 100 элементы ИЛИ, десятый

101 и одиннадцатый 102 элементы И.и четвертый элемент НЕ 103 блока 20, четырехраврядные регистры 104-106 регистров 7-9 числа, регистра 3, 40 регистра )1 и регистра 19, триггеры 107-110 регистров 13 и 18, одно" разрядные запоминающие блоки 1111)4 блоков 4-6 памяти, элементы И

115-126 и элементы ИЛИ 127-130 муль45 типлексоров 14 и 16, одноразрядные мультиплексоры 131-134 мультиплексора 1, схемы 135-137 сравнения коммутаторы 138-)40, элементы ИЛИ 141)43, элементы НЕ 144-147, элементы д0 И )48-150 блока 10.

Информационным входом лингвистического процессора является вход 21 мультиплексора 1, выход 22 которого подключен к входу 23 регистра 3. Вы55 ход 24 регистра 3 соединен с входом

29 блока 4 памяти. Выход 35 блока 4 памяти подключен к входу 36 регистра

7, выход которого подключен к входу

38 блока 10 и входУ 39 мультиплексо1280381 ра 16. Выход 40 блока 10 соединен с входом 41 регистра 11, выход которого подключен к входам 49 и 48 мультиплексоров 14 и 16. Выход мультиплексора 16 соединен с входом 43 бло- .5 ка 17, выход 45 которого подключен к входу 46 регистра 18. установочный вход 75 регистра 18 соединен с установочными входами 26 и 73 счетчика

2 и регистра 13 и подключен g выхо- 10 ду 78 блока 20, выход 79 которого соединен с счетным входом 27 счетчика 2, Вход 25 блока 4 памяти соединен с входом 31 блока 6 памяти, входом 30 блока 5 памяти, управляющим входом 85 мультиплексора I и входом 80 блока 20 и подключен к выходу 28 счетчика 2, Выход 62 блока 6 соединен с входом 63 регистра 8, выход 64 которого подключен к информа- 20 ционному входу мультиплексора 14, выход которого соединен с входом 51 блока 5. Выход 52 блока 5 подключен к входу 53 регистра 9, выход 55 ко торого соединен с входами 56 элементов И группы 12, выходы 58 которых подключены к входу 59 регистра 13.

Выход 60 регистра 13 соединен с вхо-. дами 57 элементов И группы 12 и входом 61 блока 15, вход 67 которого 30 соединен с -входом 44 блока 17 и подключен к выходу 47 регистра 18.. Вьг ход 69 блока 15 соединен с входом

70 регистра 19, выход 72 которого является выходом результата процессора. Вход разрешения обращения блока

4 памяти соединен с входом 33 блока

6 памяти, синхровходами 32 и 34 регистров 7 и 8 и выходом 81 блока 20, выход 83 которого подключен к вхо- 40 ду 74 регистра 13. Вход 50 блока 5 соединен с синхровходами 54 и 76 регистра 9 и регистра 18 и выходом 82 блока 20, выход 84 которого соединен с входами 68 и 71 блока 15 и регистра 19. Вход 77 блока 20 явля- ется тактовым входом процессора.

Первый, третий и четвертый информационные входы счетчика 86 блока 20 соединены с шиной 10, а второй информационный вход счетчика 86 — с шиной "1". Первый выход счетчика 86 соединен .с входом элемента 90 и первыми входами элементов 94, 96 и 98.

Вьиод элемента 90 соединен с первыми входами элементов 93, 95 и 97.

Второй выход счетчика 86 подключен, к входу элемента 91 и третьим входам элементов 95 и 96. Выход элемента 91 соединен с вторыми входами элементов 93, 94, 97 и 98. Третий выход счетчика 86 подключен к входу элемента 92 итретьим входам элементов

97 и 98. Выход элемента 92 соединен с третьими входами элементов 93 и 94 и вторыми входами элементов 95 и 96.

Выход элемента 93 подключен к первому входу элемента 99. Выход элемента

94 соединен с вторым входом элемента 99 и выходом ?8 блока 20. Выход элемента 95 подключен к третьему входу элемента 99 и третьему выходу

81 блока 20. Выход элемента 96 соединеы с четвертым входом элемента

99 и четвертым выходом 82 блока 20.

Выход элемента 97 соединен с первыми входами элементов 101 и 102, а также с выходами 79 и 83 блока 20. Выход элемента 98 подключен к первому вхо-. ду элемента 87 н выходу 84 блока 20.

Вход 80 блока 20 соединен с входом элемента 100, выход которого подключен к входу элемента 103 и второму входу элемента 101. Выход элемента

103 подключен к второму входу элемента 102, выход которого соединен с пятым входом элемента 99, выход которого подключен к первому входу элемента 89. Выход элемента 101 подключен к первому входу элемента 88.

Вторые входы элементов 87-89 — объединены между собой и подключены к тактовому входу 77 блока 20. Выход элемента 87 подключен к входу установки "0" счетчика 86, выходы элементов 88 и 89 подключены соответственно к установочному и счетному входам счетчика 86.

Лингвистический процессор работает следующим образом.

Блок 4 памяти имеет страничную органиэацию, причем каждая страница соответствует одной лингвистической переменной, а каждая ячейка — конкретному значению входной переменной.

Каждая ячейка разбита на k эон (где

k — число терм-значений соответствующей переменной), а каждая зона содержит. значение принадлежности вход- ного значения к данному терму. В блоке 6 памяти в каждой ячейке хранятся терм-значения лингвистических переменных. Блок 5 памяти имеет страничную организацию, причем страница соответствует лингвистической переменной> а ячейка — терм-значению со» ответствующей переменной. Разрядность слова блока 5 равна количеству ин1280381 6 струкций в лингвистическом протоколе алгоритма. При этом слово содержит

"1" лишь в тех разрядах, которые соответствуют инструкциям лингвистического протокола, содержащим данное лингвистическое значение входного параметра.. Блок 15 памяти содержит выходные решения. Причем страница памяти, содержащая выходное решение в лингвистической форме, определяется содержимым регистра 13 а конкретное числовое значение выходного параметра — содержимым регистра 18, Рассмотрим работу лингвистического процессора по тактам.

В первом такте по сигналу с выхо,Г да 78 блока 20 в счетчик 2 заносится значение N. Значение на выходе счетчика уменьшается в каждом такте на

"l", при наличии единичного сигнала на входе 27 счетчика. Все разряды регистров 13 и 18 устанавливаются в единичное состояние. Выходное значение счетчика 2 поступает на вход

25 блока 4 и на вход 30 блока 5, выбирая в этих блоках соответствующие страницы, на вход 31 блока 6, выби-, рая соответствующие ячейки, на вход

80 блока 20 и вход 85 мультиплексора 1, пропуская значение N-ro параметра через мультиплексор 1 (управляющий вход 85 мультиплексора 1 является адресным входом, если вход 85 является трехразрядным, с его помощью коммутируется восемь разрядов информационного входа 21 мультиплексора 1). С выхода 22 мультиплексора

1 значение N-го параметра поступает на вход 23 регистра 3. С выхода 24 регистра 3 информация поступает на вход 29 блока 4 памяти, выбирая соответствующую ячейку, I

Во втором такте по сигналу с выкода 81 блока 20, поступающему на входы 86 и 33 блоков 4 и 6 памяти, а также на входы 32 и 34 регистров

7 и 8, происходит чтение информации из блоков 4 и 6 памяти соответственно на регистры 7 и 8 (входы 36 и 63). Регистр,7 считывает значения функции принадлежности входного параметра к термам N-ой лингвистической переменной, а регистр 8 — терм-значения этой же лингвистической переменной, В этом же такте блок 10 выявляет максимальное значение функции принадлежности к термам данной лингвистической переменной. Выход 40 . блока 1О имеет разрядность, равную числу термов. "1" появляется на том выходе, где функция принадлежности максимальна. По входу 41 эта ",I" записывается в регистр 11, с выхода 42 которого она поступает на вход 49 мультиплексора 14 и вход 48 мультиплексора 16, пропуская на выход 66 мультиллексора 14 номер терм-значения лингвистической переменной и на

10 вход 43 блока 17 максимальный из показателей степеней принадлежности входного числового значения к термзначениям данной лингвистической переменной. На вход 44 блока 17 посту15 пает код с выхода 47 регистра 18.

Блок 17 осуществляет сравнение содержимого регистра 18 с числом, поступившим с выхода мультиплексора

16, и выдает на выход 45 мийимальное

20 из них. Информация с выхода 66 мультиплексора 14 поступает на вход 51 блока 5, являясь адресом ячейки.

В третьем такте по сигналу с выхо да 82 блока 20, поступающему на вход

54 регистра 9, на вход 76 регистра . 18 и на вход 50 блока 5, происходит следующее. С выхода 52 блока 5 на регистр 9 считывается слово, содержащее "1" лишь в тех разрядах, ко" торые соответствуют инструкциям лингвистического протокола, включающим полученное (на входе 51) лингвисти,ческое значение входного параметра.

Информация с выхода 45 блока 17 за35 писывается в регистр 18. Регистр 18 должен быть выполнен на двухступенчатых триггерах, так как информация с его выхода 47 поступает через блок 17 на его же вход 46. Регистр

40 13 также является двухступенчатым.

Таким образом, в регистре 17 осуществляется хранение минимальной из максимальных степеней принадлежности всех входных параметров.

45 В четвертом такте по сигналу с выхода 79 блока 20, поступающему на вход 27 счетчика 2, осуществляется вычитание "1" из его содержимого, что соответствует переходу к следую50 щему параметру системы и соответственно к следующим .страницам блоков

4 и 5 памяти и следующей ячейке блока 6. . . В процессе работы устройства содержимое счетчика поступает на

55 вход 80 блока» 20. В четвертом такте производится анализ его содержимого на равенство нулю. При неравенстве содержимого счетчика 2 нулю управление пе редается второму такту, т.е.

1 280381 5

20 происходит ввод и анализ значения следующего параметра системы. Если содержимое счетчика 2 равно нулю, т.е. анализ всех параметров системы произведен, то управление передается пятому такту. По сигналу с выхода

83 блока 20 осуществляется запись информации с выходов 58 элементов

И 12 в регистр 13.

8 пятом такте производится выбор решения для системы. К этому моменту на регистре 13 сформировался код, содержащий "1" лишь н том разряде, ко торый соответствует инструкции в лингвистическом протоколе, описывающей текущее состояние объекта. Зта "1" определяет страницу блока 15 памяти, содержащую выходное решение в соответствии с выбранной инструкцией лингвистического протокола. Сформированный код в регистре !3 дает возможность адресоваться непосредственно к матрице памяти без использования дешифратора. Содержимое регистра 18 поступает на вход 67 блока 15 памяти и определяет ячейку в выбранной странице, содержащую значения выходных параметрон. По сигналу с выхода 84 блока 20, поступающему на входы 68 и 71 блока 15 и регистра 19, производится считывание выходного решения из блока 15 в регистр 19, Цикл работы процессора заканчивается записью выходного реше ния в регистр 19. В этом случае на выходные шины с выхода 72 регистра

19 выдается код выходной функции, Формула изобретения

Лингвистический процессор, содержащий два мультиплексора адреса, счетчик адреса, регистр адреса, блок памяти входных переменных, блок памяти терман, блок памяти инструкций, три регистра числа, первый регистр управления, первый блок сравнения, регистр кода сравнения, регистр вывода, группу элементов И и блок синхронизации, вход пуска которого соединен с выходом счетчика адреса,первыми адресными входами блока памяти входных переменных, блока памяти терман и блока памяти инструкций и управляющим входом первого мультиплексора адреса, информационный вход и выход которого подключены соответственно к входу операций процессора и входу регистра адреса, выход регист25

55 ра адреса соединен с вторим адресным входом блока памяти входных переменных, установочный вход и счетный вход счетчика адреса подключены соответственно к первому и второму выходам блока синхронизации, тактовый вход которого соединен с тактовым входом процессора, третий выход блока синхронизации подключен к синхровходам первого и второго регистров числа и нходам разрешения обращения блока памяти терман и блока памяти входных переменных, выход которого соединен с информационным входом первого регистра числа, выход блока памяти терман подключен к информационному входу второго регистра числа, информационный вход и выход второго мультиплексора адреса соединены соответстненна с выходом второго регистра числа и вторым адресным входом блока памяти инструкций, выход которого подключен к информационному входу третьего регистра числа, о т л и ч а ю m и йс я тем, что, с целью расширения функциональных возможностей путем реализации алгоритмов, заданных н лингвистической форме с произвольной комбинацией входнь1х и выходных переменных, он содержит блок памяти выходных переменных, мультиплексор данных, второй блок сравнения и второй регистр управления, причем выход первого регистра числа соединен с первым и вторым входами: первого блока сравнения и информационным входом мультиплексора данных, выход первого блока сравнения подключен к входу регистра када сраннения, выход которога соединен с управляющими входами второго мультиплексора адреса и мультиплексора данных, первые и вторые входы и выходы элементов И группы подключены соответственно к выходу третьего регистра числа, выходу и информационному входу первого регистра управления, первый и второй входы и выход второго блока сравнения соединены соответственно с выходом мультиплексора данных, выходом и информационным входом второго регистра управления, установочнь|й вход которого подключен к перному выходу блока синхронизации, четвертый выход блока синхронизации соединен с синхровходами второго регистра управления и третьего регистра числа и входом разрешения обращения блока памя ти инструкции, установочный вход и

9 1280381 1О синхровход первого регистра управле- ходом блока синхронизации, выходами ния подключены соответственно к пер- первого и второго регистров управлевому и второму выходам блока синхро- ния и информационным входом регистра низ ации, вход разрешения обращения, вывода, синхровход и выход которопервый и второй адресные входы и вы- 5 го подключены соответственно к шесход блока памяти выходных переменных тому выходу блока синхронизации и соединены соответственно с шестым вы- выходу результата процессора.

78

81

1 2S03S1

ТИ

Ъ

« Я

Ь

Ъ

7g

О с

SZ е

83

Ф3

1 280381 б5

1280381

Фиг.70

Составитель Г. Виталиев

Редактор Л, Пчелинская Техред Л. Олейник Корректор М. Пожо

Заказ 7051/42

Тираж 671 Подписное

ВИИИИИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная,, 4