Многоканальное буферное запоминающее устройство

Многоканальное буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники, в частности к запоминающим устройствам, и может быть использовано в системах сбора, регистрации и обработки информации в качестве многоканального унифицированного буферного запоминающего устройства. Целью изобретения является повышение быстродействия устройства . Устройство содержит блоки 1, 8 оперативной памяти, регистры 2., 3, 4, сумматоры 12, 13, регистры 14, 15, дешифратор 16, элементы И 17, 18, блок синхронизации 19. Если один канал не закончил работу и пришел запрос от более приоритетного канала, то в первый канал поступает сигнал приостанова и начинает работать более приоритетньш второй канал . При этом для первого канала запоминается номер страницы, текущий адрес в странице и число слов в странице . По окончании работы второго канала, если не поступили запросы от более приоритетных каналов, возобновляет работу первый канал. 5 ил,1 табл, (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСОУБЛИК

„Л0„„12 4 (51)4 С 11 С 11 00 19 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМ,}/ СВИДЕТЕЛЬСТВУ! 13,„ .71

ggz 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3919970/24-24 (22) 22.05.85 (46) 30.12.86. Бюл. Ф 48 (72) В.А.Торгашев, А.В.Мыскин, В.Г.Страхов и А.П.Чугунов ,(53) 69 1.327 ° 6 (088.8) (56) Авторское свидетельство СССР

У 903791, кл. G 11 С 11/00, 1980.

Авторское свидетельство СССР

9 957272, кл. G 11 С 11/00, 1980. (54) МНОГОКАНАЛЬНОЕ БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники, в частности к запоминающим устройствам, и может быть использовано в системах сбора, регистрации и обработки информации в качестве многоканального унифицированного буферного запоминающего устройства. Целью изобретения является повышение быстродействия устройства. Устройство содержит блоки

1, 8 оперативной памяти, регистры

2., 3, 4, сумматоры 12, 13, регистры

14, 15, дешифратор 16, элементы И

17, 18, блок синхронизации 19. Если один канал не закончил работу и пришел запрос от более приоритетного канала, то в первый канал поступает сигнал приостанова и начинает работать более приоритетный второй канал. При этом для первого канала запоминается номер страницы, текущий адрес в странице и число слов в странице ° По окончании работы второго канала, если не поступили запросы от более приоритетных каналов, возобновляет работу первый канал. 5 ил.1 табл, 1280453 г

Изобретение относится к запоминающим устройствам и может быть использовано в системах сбора, регистрации и обработки информации в качестве многоканального унифицированного бу ферного запоминающего устройства, Цель изобретения — повышение быст родействия устройства.

На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг, 2 — синхросигналы на выходах блока синхронизации устройства, на фиг. 3 — временная диаграмма режима загрузки второй оперативной памяти, на фиг. 4 — временная диаграмма режи1 ма записи в первую оперативную память, на фиг. 5 — временная диаграмма режима чтения иэ первой оперативной памяти.

Многоканальное буферное запоминающее устройство (фиг. 1) содержит блок 1 оперативной памяти, регистр

2, в котором мультиплицируется входная информация каналов, регистр 3, регистр 4, состоящий из регистра 5 (номера страницы), регистра 6 (текущего адреса), в котором содержится код адреса слова в странице, и регистра 7 (формата), в котором содержится код текущего числа слов в странице, блок 8 оперативной памяти,состоящий из блока 9 памяти (страниц), в котором хранятся коды номеров страниц для каждого канала, блока 10 памяти (текущих адресов), в котором хранятся коды текущих адресов слов в соответствующих страницах, блока

1i памяти (форматов), в котором хранятся коды числа слов в странице, сумматоры 12 и 13, регистр 14 (управляющих сигналов), в котором мультиплицируются управляющие сигналы каналов, регистр 15 (адреса), в котором мультиплицируются адреса каналов для второй оперативной памяти, дешифратор 16 (приоритетов), предназначенный для выбора запроса бо. лее приоритетного канала, элементы

И 17 и 18, блок 19 синхронизации, выходы 20 — 23 регистра 12, выходы

24 — 28 блока 19 синхронизации, ин формационные входы 29 (данные каналов), управляющие входы 30 (управляющих сигналов каналов), информационные входы 31 (адресов каналов для регистровой памяти), информационные входы 32 (запросов каналов), информационные выходы 33, управляющий выход 34 (конец страницы), управляющий выход 35 (приостанов менее приоритетного канала).

На фиг. 2 поясняющей работу устройства, обозначено: Т вЂ” период обращения к оперативной памяти 1 по записи/чтению слова информации, синхросигналы 36 — 40 на выходах 22—

26 блока синхронизации, соответственно.

На фиг. 3 обозначено: синхросигнал 41 на: синхровходах регистров 2, 14 и 15, информация 42 на выходах регистров 2, 12 и 13, синхросигнал

43 на синхровходах регистров 5, 6 и 7, информация 44 на выходах блоков

9, 10 и 11, синхросигнал 45 на входах записи/чтения регистровой оперативной памяти 9, 10 и 11, синхросигнал 46 на входах регистров 5, 6 и 7.

На фиг. 4 обозначено: Т - цикл записи в блок 1 оперативной памяти, синхросигнал 47 на синхровходах ре25 гистров 2, 14 и 15, информация 48 и .

49 на выходах регистров 2 и 15, синхросигнал 50 на синхровходах регистров 5, 6 и 7, информация 51 на выходе регистров 5, 6 и 7, сигнал записи

52 на входе записи/чтения блока 1, сигнал 53 записи на входах записи/ чтения блоков 9, 10 и 11.

На фиг ° 5 обозначено: Т вЂ” цикл

Чт чтения из оперативной памяти 1, синхросигнал 54 на синхровходах регистров 2, 14 и 15, информация 55 на выходах регистров 14 и 15, синхросигнал 56 на синхровходах регистров 5, 6 и 7, информация 57 на выходе регистров 5, 6 и 7. сигнал записи 58 на входах записи/чтения блоков 9, 10 и 11, синхросигнал 59 на синхровходе регистра 3, информация 60 на выходе регистра 3.

Сигналы на входах блоков 2, 14

% У

15 и 16 устанавливаются к началу цикла работы устройства. В качестве блока 19 синхронизации может быть взят элемент синхронизации ЭВМ ЕС 1065 (Ц 53, 089, 242 ТО).

Оперативная память блока 1 условно разбивается на страницы одинаковой длины. Если емкость памяти в адресах равна С, то 2 (и s<>e)

55 где n — число разрядов кода числа э страниц;

ne — число разрядов кода размера страницы.

1280453

Выходы регистра 12

Режим

Инкремент

Декремент

0

Запись в блок 1

Инкремент ч

Декремент

Чтение из бпока 1

Инкремент

Декремент

Запись/чтение m-разрядной информации осуществляется страницами переменной длины, причем число слов в странице 1 определяется из соотношения 1 Х 2 . Адресная часть каждого канала имеет свою регистровую память, в которой хранится номер страницы, адрес слова в странице и число слов в странице. Блок 8 памяти представляет собой регистровую память, состоящую из блока 9 памяти страниц, блока 10 памяти текущих адресов и блока памяти 11 форматов, выполненных в виде оперативной памяти, что дает возможность адресовать от каждого канала все поле блока 1 оперативной памяти, что наряду с доступностью регистровой памяти каждого канала любому другому путем независимого задания от каж- 20 дого иэ них практически любого номера адресного регистра обеспечивает оперативное, динамическое перераспределение емкости оперативной памяти между каналами.

Перед началом работы регистровая память распределяется между каналами, причем каждому каналу может быть назначено один или более регистров, Загрузка регистровой памяти 9, 10 и 11

В регистровую оперативную память загружаются номер страницы, адрес первого слова в странице и число слов в странице, которые поступают через регистр 2 входной информации, через регистры 5-7, сумматоры 12 и 13 в со-55 ответствии с управляющими сигналами канала на выходах 20, 21 и 22 регистра 14, а также в соответствии с кодом адреса, поступающим иэ канала чет.е. должно выполня;ься соотношение

2 > N, где N — число каналов, k — число разрядов адреса блоков 9, 10 и 11.

Устройство работает следующим образом, Рассмотрим работу одного канала, так как остальные работают аналогично.

С приходом сигнала обращения от канала дешифратора 16 приоритетов выбирается направление соответствующего канала в регистрах 2, 14 и 15. На входы регистра 14 от каждого канала поступает четырехразрядный код, задающий режимы работы устройства, Первому — четвертому разрядам на входе определенного канала регистра 14 соответствуют выходы 20 — 23 регистра

14, сигналы которых означают: признак загрузки блоков памяти 9, 10 и 11, признак записи/чтения по инкременту (+1), признак записи/чтения по декременту (-1), признак записи в оперативную память 1.

Значения сигналов для различных режимов приведены в таблице.

18 19 20 рез регистр 15 — на адресные входы блоков 9, 10 и 11. Режим загрузки блока 8 оперативной памяти представлен на фиг. 3. При загрузке адреса сигналы на выходах 21 — 23 регистра

14 равны "0", на выходе 20 — "1", т.е. загружаемые коды адреса и формата записываются по соответствующему адресу канала в блоки 9, 10 и

11, причем в блок 11 формат (число

5 1280453

25 слон в странице) загружается в дополнительном коде, а для блока 1 оперативной памяти устанавливается режим чтения. Так как выходы регистров 5 и 6 в сумме своей представляющие полный адрес блока 1 оперативной памяти поступают непосредственно на ега адресные входы, то одновременно с загрузкой адреса и формата можно читать первое слово страницы из блока 1 по загружаемому адресу.

Запись/чтение страницы информации в/из блока 1 проиллюстрированы временными диаграммами на фиг, 4 и 5.

Из канала поступают m-разрядная информация на входы регистра 2 вход,ной информации, К вЂ” разрядная информация на входы регистра 15 адреса, 4-разрядная информация на входы регистра 14 управляющих сигналов и сигнал обращения канала на вход дешифратора 16 приоритетов. При этом на выходе 20 регистра 14 устанавливается нулевой сигнал, переключающий регистры 5, 6 и 7 на прием информации из блоков 9," 10 и 11, на выходах 21 и 22 устанавливаются сигналы, .обеспечивающие прибавление (выход 21

"1", выход 22 — "0") .или вычитание (выход 21 - "0", выход 22 — "1") к кодам или из кодов информации, поступающей из регистров 6 и 7 на информационные входы сумматоров 12 и

13, а на выходе 23 устанавливается сигнал "0" при чтении и "1" при записи, К моменту следующего обращения к блоку 1 оперативной памяти модифицированные коды .текущего адреса и формата, а также немодифуцированный код номера страницы переписываются по соответствующему данному каналу адресу в блоки 9, 10 и 11 и регистры 4, 5 и 6, затем происходит запись или чтение очередного слова с одновременной модификацией адреса .и так далее, пока не будет записано/прочитано последнее слово страницы. При этом на выходе регистра 7 формата появляется код 11.. ° 1 во. всех разрядах, поступающий на Йход элемента И 18, на выходе которого появля.ется сигнал "1" (конец страницы), поступающий в канал. С приходом этого сигнала канал либо прекращает рабату с памятью, либо продолжает ее, засылая адрес новой страницы, начальный адрес слова в странице и число слов в странице в. регистровую опера30

55 тивную память, и далее работа происходит аналогично с работой по первой странице.

Если канал А не закончил работу и .пришел запрос от более приоритетного канала Б, то с второго выхода дешифратора 16 в канал А поступает сигнал приостанова, и начинает работать более приоритетный канал Б.

При этом для канала А по соответствующему адресу блока 8 оперативной памяти запоминается номер страницы, текущий адрес в странице и чисао слов в странице. По окончании работы канала Б он снимает свой запрос и если не поступило еще запросов от более приоритетных, чем А, каналов, то возобновляет работу канал А, при этом его сигнал приостанова снимается.

При возобновлении прерванной работы канала с той же страницей не требуется времени на перезагруэку адреса.

Формула иэ.обретения

Многоканальное буферное запоминающее устройство, содержащее первый блок оперативной памяти, информационные входы и выходы которого . подключены соответственно к выходам первого регистра и к информационным входам второго регистра, информационные входы первого регистра и выходы второго регистра являются соответственно информационными входами первой группы и выходами устройства, третий регистр, выходы первой и второй групп которого подключены к адресным входам первого блока оперативной памяти, дешифратор, входы которого являются управляющими входами первой группы устройства, управляющий вход первого регистра подключен к соответствующему выходу дешифратора, тактовые входы первого, второго и третьего регистров подключены соответственно к первому, второму и третьему выходам блока синхронизации,. о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит второй блок оперативной памяти, четвертый и пятый регистры, первый и второй сумматоры и элемент И, выход которого подключен к управляющему входу первого блока оперативной памяти, инl формационные входы четвертого и пя1280453 того регистров являются информационными входами соответственно второй и третьей групп устройства, выходы четвертого регистра подключены к адресным входам второго блока оперативной памяти, информационные входы первой группы которого подключены к выходам первой группы третьего регистра, информационные .входы второй и третьей групп второго блока оперативной памяти подключены к выходам соответственно первого и второго сумматоров, информационные входы которых подключены соответственно к выходам второй и третьей групп третьего регистра, информационные входы первой и второй групп которого подключены соответственно к выходам первого регистра и к выходам второго блока оперативной памяти, управляющие входы третьего регистра, первого и второго сумматоров и первый вход элемента И подключены к соответствующим выходам пятого регистра, тактовые входы четвертого и пятого регистров подключены к первому выходу блока синхронизации, четвертый и пятый выходы которого подключены соответственно к управляющему входу второго блока оперативной памяти и к второму входу элемента И, выходы третьей группы третьего регистра и выход дешифратора являются управляющими выходами устройства.

1280453

57

Составитель С.Шустенко

Редактор Т.Митейко Техред g.Кадар Корректор М Демчик

Заказ 7057/46 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4