Устройство для сопряжения двух микро эвм с общей памятью

Устройство для сопряжения двух микро эвм с общей памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для использования в микропроцессорных системах, содержащих два процессора Основной целью изобретения является увеличение быстродействия при использовании общей памяти с одновременным упрощением протоколов обмена между микропроцессорными системами и общей памятью, причем одновременно один из процессоров может функционировать в режиме ВВОД, а второй - в режиме ВЫВОД, и наоборот. Устройство содержит два регистра адреса, два дешифратора адреса, две группы элементов И, два узла синхронизации , два узла формирования сигналов записи, два дешифратора, два элемента И, два элемента НЕ, триггер, элемент ИЛИ 1 з.п. ф-лы, 7 ил. S (Л ю 00 о 4 СО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1280 4 А1

Ш4 G 06 F 13/10

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

®++Pl

ОПИСАНИЕ ИЗОБРЕТЕНИЯ I ;:.и!

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

Патент США У 4325116, кл. G 06 F 13/00, 1984. (21) 3878203/24-24 (22) 05.04.85 (46) 30.12.86. Бюл. У 48 (71) Центральное конструкторскотехнологическое бюро приборостроения с опытным производством (72) Ю.В,Абрамов и А.В.Шпита (53) 681.325(088.8) (56) Маршан М.А., Балдо Дж., Конте Дж. Сравнение различных одношинных микропроцессорных архитектур по их производительности. Экспрессинформация "Вычислительная техника", 1983, У 40, с. 10-16. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

МИКРОЭВМ С ОБЩЕЙ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и предназначено для использования в микропроцессорных системах, содержащих два процессора, Основной целью изобретения является увеличение быстродействия при использовании общей памяти с одновременным упрощением протоколов обмена между микропроцессорными системами и общей памятью, причем одновременно один из процессоров может функционировать в режиме ВВОД, а второй — в режиме ВЫВОД, и наоборот.

Устройство содержит два регистра адреса, два дешифратора адреса, две группы элементов И, два узла синхронизации, два узла формирования сигналов записи, два дешифратора, два элемента И, два элемента НЕ, триггер, элемент ИЛИ 1 з.п. ф-лы, 7 ил.

80643

Общая память состоит из первого

23, второго 24, и третьего 25 узлов памяти. Элементы микропроцессорных систем содержат первый узел 26 согла.сования устройства для сопряжения с первой общей шиной 27 и второй узел

28 согласования устройства для сопряжения со второй общей шиной 29.

Узел синхронизации содержит (фиг. 6) элементы И 30-34, элементы

НЕ 35-37, шинный формирователь 38.

Узел формирования сигналов записи содержит (фиг. 7) элементы И 39 и 40, элементы НЕ 41 и 42, шинные формирователи 43 и 44;

Изобретение относится к вычислительной технике и предназначено для использования в микропроцессорных системах, содержащих два процессора. .Цель изобретения — увеличение быстродействия при использовании общей памяти с одновременным упрощением протоколов обмена между микропроцессорными системами и общей памятью..

На фиг. 1 и 2 изображены функциональная схема устройства для сопряжения микропроцессорных систем с общей памятью, элементы микропроцессорных систем и общая память на фиг. 3 — временная диаграмма работы устройства для сопряжения микропроцессорных систем с общей памятью в режиме ввода информации в общую память, на фиг. 4 — то же, в режиме вывода информации из общей памяти на фиг. 5 — алгоритм работы микропроцессорных систем в режиме ввода и вывода информации; на фиг. 6 схема узла синхронизации; на фиг.7 схема узла формирования сигналов записи.

Устройство 1 для сопряжения микропроцессорных систем 2 и 3 с общей памятью 4 содержит (фиг. 1 и 2) первый регистр 5 адреса, первый 6 и второй 7 дешифраторы адреса, второй регистр 8 адреса, первый узел 9 фор1мирования сигналов записи, первый узел 10 синхронизации, первую группу элементов И 11, вторую группу элементов И 12, второй узел 13 синхронизации, второй узел 14 формирования сигналов записи, первый 15 и второй 16 дешифраторы, первый 17 и второй 18 элементы НЕ, первый 19 и второй 20 элементы И, триггер 21, элемент ИЛИ 22.

2

Регистры 5 и 8 адреса и дешифраторы 6 и 7 адреса предназначены для запоминания и дешифрации адресов ячеек общей памяти. Дешифраторы адреса представляют собой аналогичные схемы и обеспечивают дешифрацию трех старших разрядов А13-А15 адресного поля соответственно первой и второй микропроцессорных систем. Вьгход дешифратора "Банк" (" Банк ") поступает на регистр адреса 5 (8), где запоминается совместно с младшими разрядами

АО-А-12 адресного поля микропроцессорной системы 2 (3).

В устройстве младшие 13 адресов

Р /

АО-А12 (AO -А12 ), предназначенные для прямой адресации данных внутри памяти (4К 16-разрядньгх слов), поступают непосредственно с узлов согласования на регистр адреса, 3 старших разряда А13-А15 (А13 -A15 ) после узла согласования первоначально поступают на дешифратор адреса (1 из 8) и дальше запоминаются в регистре адреса. Запись в регистр осуществляется по переднему фронту сигнала КСИА. Таким образом, на вход одного из разрядов первого регистра поступает сигнал

lI 11

Банк, а после записи на его выходе появляется соответствующий ему сигнал "P Банк", который сохраняет свое значение до окончания цикла обмена. Для второго канала сигнала

ll iI

Р Банк формируется аналогично.

Временные диаграммы этого процесса для различных циклов представлены на фиг. 3 и 4. Кроме этого, на вход регистра адреса поступает сигнал

"Разр. 1" ("Разр.2"), разрешающий подачу адреса для выбора соответствующей ячейки общей памяти 4, от регистра 5 (8) адреса. На вход регистра поступает также сигнал КСБРОС

/ (КСБРОС ) с общей шины микропроцессорной системы 2 (3) для установки регистра в нулевое состояние. Выходной сигнал РАО (РАО ) регистра 5 (8) адреса поступает в узел 9 (14) формирования сигналов записи для указания с каким байтом информации (младшим или старшим) происходит обмен микропроцессорной системой 2 (3) при байтовых операциях. Выходные сигналы (РА1-РА10 и РА1 -РА10 побитно объединяются и подаются непосредственно на общую память для адресации ячеек внутри узлов памяти 23-25. Объединение выходов регистров возможно, .1280 так как используются элементы с состоянием высокого импеданса. Выходные сигналы РА11, РА12 (РА11, РА12 ) и

"Р Банк" ("Р Банк ") регистра 5 (8) адреса подаются на дешифратор 15 (16).5

Узел 10 (13) синхронизации предназначен для выработки сигнала управления направлением передачи данных, сигнала синхронизации пассивного устройства, сигнала стробирования 10 записи и согласованного сигнала синхронизации активного устройства.

На вход узла 10 (13) синхронизации поступает сигнал синхронизации актив-15 ного устройства КСИА (КСИА ), предназначенный для выработки сигнала синхронизации пассивного устройства

КСИП (КСИП ). На другой вход узла синхронизации поступает сигнал КВВОД (КВВОД ) с общей шины 27 (29) микроi/ 20 процессорной системы 2 (3), предназначенный для формирования сигналов чтения информации из общей памяти 4.

На вход узла синхронизации поступает также сигнал КВЫВОД (КВЫВОД ) с общей шины микропроцессорной системы 2 (3), предназначенный для формирования сигналов записи информации в общую память 4, а также поступает сигнал "P Банк" ("P Банк ") для разрешения формирования сигналов КСИП

"Разр. Зп", "Пр/Пер", (КСИП, "Разр.

Зп 1, "IIp/Ïåð ) в случае адресации общей памяти. Сигнал "Разр. 1" ("Разр. 2") служит для разрешения формирования сигналов КСИП, "Разр.Зп", "Пр/Пер" (КСИП, "Разр. Зп ", "Пр/Пер ") в случае предоставления доступа микропроцессорной системы 40

2 (3) к общей памяти 4. Выходной сигнал синхронизации пассивного уст— ройства КСИП (КСИП ) вырабатывается в ответ на сигналы КВВОД или КВЫВОД

I I (КВВОД или КВЫВОД ) и является при-. 45 знаком, что данные приняты.. Выходной сигнал "Разр. Зп" ("Разр. Зг ") предназначен для формирования сигналов записи информации в общую память. Выходной сигнал "Пр/Пер"

50 ("Пр/Пер ") обеспечивает формирование сигнала управления направлением передачи информации между общей памятью и микропроцессорной системой

2 (3) при чтении или записи информации. Этот сигнал поступает на узел

26 (28) согласования микропроцессорной системы 2(3). Выходной сигнал

СИА (СИА/) поступает на элементы HE i

643 л, 17 (18) и И 19 (ZO) . На первые входы группы элементов И 11 и 72, состоящих из 16 элементов 2 И каждый, на первые входы поступают выходные дан/ ные Д Вых.О-Д Вых.15 (Д Вых.О -Д Вых. (15 ) микропроцессорных систем 2 (3) с узлов 26 (28) согласования, а вторые входы стробируются сигналами

"Разр. 1" ("Разр. 2") с выходов триггера 21. Выходные сигналы групп элементов И 11 и 12 объединены попарно по схеме проводного ИЛИ за счет использования элементов с состоянием высокого импеданса (например К155ЛП8) и подаются непосредственно на вход общей памяти 4. Дешифратор 15 (16) обеспечивает формирование сигналов разрешения выбора узлов 23-25 памяти ("Раэр. У1 ", "Разр.У2 ", "Разр.УЗ ") в выбранном банке общей памяти 4. На вход дешифратора 15 (16) поступают сигналы РА11, РА12 (РА11, РА12 ) регистра 5 (8) адреса, которые представляют собой 11-е и 12-е разряды адресного поля общей шины 27 (29) микропроцессорных систем 2 (3). Кроме этого, дешифратор 15 (16) стробируется сигналом "Р Банк" ("Р Банк ") с выхода регистра 5 (8) адреса. Первые выход дешифратора 15 "Разр.У1" соединяется с первым выходом дешифратора 16 "Разр.У1" (проводное ИЛИ) и поступает на узел 23 памяти общей памяти 4. Второй выход дешифратора 15

"Разр.У2" аналогично соединяется с вторым выходом дешифратора 16 "Разр.

У2 " (проводное ИЛИ) и подается на сегмент 24 общей памяти 4. Третий выход дешифратора 15 "Разр.УЗ" соединяется аналогично с третьим выходом дешифратора 16 "Разр.УЗ " (проводное

ИЛИ) и поступает на сегмент 25 памяти общей памяти 4. Узел 9 (14) формирования сигнало записи предназначен для выработки записи информации

ЗП1 (ЗП1 ) для младшего байта и ЗП2

I (ЗП2 ) для старшего байта информационных слов, поступающих с микропроцессорной системы 2 (3) в общую память 4. При этом наличие активного значения сигнала КБАЙТ (КБАЙТ ).

/ поступающего с микропроцессорной системы 2 (3) на вход узла 9 (14) формирования, является признаком работы с байтами. На другой вход узла 9 (14) формирования поступает сигнал PAO.(PAO ) с регистра 5 (8) адреса, который определяет работу с

1280643 6 младшим или старшим байтами. Разрешенче ныдачи сигналов записи ЗП1, ЗП2 (ЗП1, ЗП2 ) "Разр.ЗП" ("Разр.

ЗП ) поступает на вход разрешения записи узла 9 (14) формирования с выхода. узла 10" (13) синхронизации

Элементы НЕ 17 и 18, элементы И 19 и 20 и треггер 21 обеспечивают формирование сигналов "Разр.1" и "Разр.

2", поступающих на регистр 5 (8) адреса, узел 10 (13) синхронизации и группы элементов И 11 (12) для разрешения обмена информацией между микропроцессорной системой 2 (микропроцессорной системой 3) и общей памятью 4. Они исключают одновремен»ую подачу сигналов "Разр.1" и

"Разр.?". Сигналы синхронизации активных устройств СИА и СИЛ с выходан узлов 10 и 13 синхронизации поступают на соответствующие элементы НГ 17 и 18, а также на первые входы эпементов И 19 и 20, на вторые нходь которых поступают сигналы с выходов НЕ 17 и 18, При СИА Y СИА на выходе элемента И 19 вырабатывается управляющий сигнал "Упр.2"„ который обеспечивает формирование сигнала "Разр.1" на единичном гыходе

/ триггера 21. При СИА У СИА на выходе

H 20 формируется сигнал "Упр.1" и фо мируется сигнал "Разр.2" на нулевом выходе триггера 21. В начальный момент времени, который соответствует

СИА " СИА, управляющие сигналы "Упр. и "Упр.?" не нырабатсынаются и триггер 21 может находиться в любам состоянии. При СИА У СИА сигналы "Упр.1 и "Упр.2" также не вырабатываются и триггер 21 сохраняет свое пре,цыдущее состояние. Элемент ИЛИ 22 обеспечивает формирование сигнала записи информации во второй узле 24 общей памяти 4 (ЗП1, ЗП2) (ЗП1, ЗП2 ), который может поступать как QT IIppBQГО так и второго узла формирования сигналов записи.

p"

1 "35

lt

Общая память 4 с.остоит из первого

123„ второго 24 и третьего 25 узлов памяти. На информационные входы узлов поступают данные с выходов групп. элементов И 11 и 12 Д Вых,СОД Вых.С15, на адресные входы узлов памяти поступает адрес с выхода регистра адреса РА1-РА10, на входы выборки узлов памяти поступают сигналы выбора узла с выхода дешифраторон

15 и 16 "Разр.У1"Y"Разр.У1 ", "Разр.

У2" "Разр.У2, "Разр.УЗ"Y"Ðàçð.ÓÇ ".

При этом выход "Разр.У2"у"Разр.У2 содержит два сигнала разрешения, так как второй узле памяти по объему в

2 раза больше чем первый или третий.

На выход записи/считывания первого узла 23 памяти поступает сигнал записи только от второ" î узла 14 формирования сигналов записи. На вход записи/считывания узла 24 памяти поступают сигналы записи как из узла 9 формирования сигналов записи, так и из узла 14. На вход записи/считывания третьего узла 25 памяти поступает сигнал записи талька от первого узла

9 формиронания сигналов записи. Выход узлов 23-25 памяти Д Вх.О-Д Вх.15 поступает на узлы 26 и 28 согласования микропроцессорных систем 2 и 3.

Запрет записи информации в определенные области общей памяти для микропроцессорных систем позволяет повысить информационную надежность.

Связь между двумя устройствами, подключенными к каналу, осуществляется по принципу активный — пассивный.

В любой момент времени только одно устройство является активным. Активное устройство управляет циклами обращения к каналу, обслуживает прерывания от внешних устройств и кантролирует пре,цоставление прямого доступа к памяти, Пассивное устройство (например, память) является только исполнительным устройством, Оно может принимать или передавать информацию талька под управлением активного устройства.

Связь через канал замкнута„ т.е. управляющий сигнал, передаваемьж активным устройством, должен поступить на ответный сигнал от пассивного устройства. Поэтому процесс обмена между устройствами не зависит от длины канала и времени отклика пассивного устройства (н пределах 10 мкс). Асинхронное выполнение операций передачи данных устраняет необходимость в тактоных импульсах. В результате этого обмен с каждым устройством может происходить с максимально возможным для данного устройства быстродействием. Обмен между двумя устройствами может выполняться как 16-разрядными словами„ так и байтами (8 разрядов).

Общая шина обеспечивает три типа обмена данными — программный обмен, вывода, а не ввода, и вырабатывается при передаче данных и цикле вывода для указания, что выводится байт.

Сигнал КСБРОС вырабатывается процессором, чтобы выполнить начальную

М установку всех устройств, подключенных к каналу. Этот сигнал вырабатывается при каждом включении питания.

Этот же сигнал может вырабатываться программно по команде или при пуске программы.

Для выполнения любой команды процессору требуется выполнить хотя бы одну операцию обращения к каналу.

Для некоторых команд требуется выполнить несколько операций. Первой такой операцией для всех команд является ввод данных из ячейки памяти.

Если для выполнения команды не требуется обращаться за операндами к памяти или к внешним устройствам, дополнительных циклов канала не требуется. Если выполняется команда с обращением к памяти, то в этом случае могут выполняться любые из следующих циклов: ВВОД, ВВОД-ПАУЗА-ВЫВОД, ВЫВОД. Цикл ВВОД аналогичен операции считывания, цикл ВЫВОД вЂ” записи. Кроме того, цикл ВВОД-ПАУЗА-ВЫВОД включает ввод данных, выполнение арифметико-логических операций и вывод результата операции без повторений передачи адреса, т.е. результат записывается по адресу последнего выбранного операнда.

Цикл ВВОД. Направление передачи при выполнении операций обмена данными определяется по отношению к активному устройству. При выполнении цикла ВВОД данные передаются от пассивного устройства к активному. Временная диаграмма выполнения цикла

ВВОД представлена на фиг. 3. При этом в начальный момент времени Т выполняется цикл обмена между общей памятью и микропроцессорной системой 2.

После окончания этого цикла осуществляется обмен межну общей памятью и микропроцессорной системой 3 (начало в момент Т ). Во время прохожде2 ния этого цикла в момент времени Т начинается обмен между общей памятью и микропроцессорной системой 2. При этом после окончания адресной части цикла вырабатывается сигнал "Разр, 1" только после окончания цикла обI мена (снятие сигнала КСИА ) между общай памятью и системой 3. Цикл обмена

7 )280643 8 обмен в режиме прямого доступа и обмен в режиме прерывания программы.

В предлагаемом устройстве используется программынй обмен — передача данных по инициативе и под управлением программы. Конструктивно общая шина

27 (29) выполнена в виде печатной платы, обеспечивающей необходимые электрические соединения между контактами розеток, к которым подключают-fQ ся различные устройства.

Как адрес, так и данные (слова или байты) передаются по одним и тем же 16-ти линиям адреса/данных КДА.

Любой цикл обращения к каналу начи- 15 нается с адресации пассивного устройства. После завершения адресной части цикла активное устройство выполняет прием или передачу данных, которые выполняются асинхронно и требуют Д1 ответа от адресуемого устройства.

Функция синхронизации при передаче адреса и приеме/передаче данных выполняют сигналы управления каналом КСИА, КБАЙТ, КВВОД, КВЫВОД и 25

КСИП.

Сигнал синхронизации активного устройства КСИА вырабатывается активным устройством. Передний фон этого сигнала означает, что адрес находит- ЗО ся на линиях КДА. Сигнал КСИА сохраняет активный уровень до окончания текущего цикла обращения к каналам.

Сигнал синхронизации пассивного устройства КСИП информирует активное устройство о том, что данные приняты с линий КДА или цанные установлены на информационных линиях. Этот сигнал вырабатывается в ответ на сигнал КВВОД и КВЫВОД. Сигнал КВВОД вы- 40 рабатывается во время действия сиг нала KCHA и означает ввод данных по отношению к активному устройству. Он вырабатывается когда активное .устройство готово принять данные от пас- 45 сивного.

Сигнал КВЫВОД означает, что по отношению к активному устройству выполняется операция вывода, и на линиях КДА помещены истинные данные. Ю

Пассивное устройство, отвечая на сигнал КВЫВОД, должно вырабатывать ответный сигнал КСИП, чтобы завершить операцию передачи данных.

Сигнал вывода байта КБАЙТ используется в двух случаях: он вырабатывается в адресной части цикла для указания, что далее следует операция

12806

9 между общей памятью и системой 2 при этом увеличивается на время Т „ .

Порядок операций в режиме ВВОД следующий.

Система (активное устройство) в ад- 5 ресной части передает по линиям

КДА адрес. Не менее чем через 150 нс после установки адреса активное устройство вырабатывает сигнал КСИА, предназначенный для запоминания адре- 1О са во входной логике выбранного устройства. Пассивное устройство дешифрирует адрес и запоминает его. Актив.ное устройство снимает адрес с линий

КДА и вырабатывает сигнал КВВОД, сиг- 15 нализируя о том, что оно готово принять данные от пассивного устройства, и ожидает поступления сигнала КСИП.

Пассивное устройство помещает данные на линии КДА и вырабатывает сиг- 20 нал КСИП; сигнализирующий о том, что данные находятся в канале. Если сигнал КСИП не вырабатывается в течение 10 мкс после выработки сигнала

КВВОД, то активное устройство систе25 мы переходит к обслуживанию внутреннего прерывания по ошибке обращения к шине. Активное устройство принимает сигнал КСИП, принимает данные, снимает сигнал КВВОД. Пассивное устройство снимает сигнал КСИП, завершая операцию передачи данных. Активное устройство снижает сигнал КСИА по заднему фронту сигнала КСИП, завершая тем самым цикл ВВОД.

Цикл ВЫВОД. Данные передаются от активного устройства к пассивному.

Временная диаграмма выполнения цикла ВЫВОД представлена на фиг.4. Последовательность обмена в моменты времени Т!, Т, Т аналогична циклу ВВОД.

45Формула изобреения

Порядок операций в режиме ВЫВОД следующий.

Активное устройство в адресной части цикла передает по линиям КДА адрес. Не менее чем через 150 нс после уСтановки адреса вырабатывается сигнал КСИА. Пассивное устройство дешифрует. адрес и запоминает его. Активное устройство снимает адрес с линии КДА. Активное устройство помещает данные на линии КДА и вырабатывает сигнал КВЫВОД, означающий, что на линиях | ДА помещены дан% ные. Пассивное устройство принимеет данные с линий КДА и вырабатывает сигнал КСИП, означающий, что данные

43 !О приняты пассивным устройством. Если сигнал КСИП не вырабатывается в течение 10 мс после выработки сигнала

КВЫВОД, то система переходит на обслуживание внутреннего прерывания по ошибке обращения к каналу. Активное устройство, получив сигнал КСИП, снимает сигнал КВЫВОД и через 250 нс после поступления сигнала КСИП с линий КДА снимаются данные. Пассивное устройство снимает сигнал КСИП, завершая операцию приема данных. Активное устройство снимает сигнал КСИА, завершая цикл шины ВЫВОД.

Сигнал КБАЙТ в части передачи данных может быть как пассивным, так и активным, определяя тем самым вывод 16-разрядного слова или вывод байта.

В цикле ВВОД-ПАУЗА-ВЫВОД адресная

I часть и ввод данных выполняется аналогично циклу ВВОД. Однако сигнал

КСИА остается активным и после окон чания ввода данных, что позволяет осуществлять вывод модифицированных данных без повторения адресной части цикла.

На фиг. 5 приведен алгоритм реализации циклов ВВОД и ВЪ|ВОД, который соответствует описанным режимам ВВОД и ВЬфОД, НА фиг. 3 и 4 приведены временные диаграммы обмена информацией между активным устройством микропроцессорных систем 2 и 3 и устройством 1 для сопряжения микропроцессорных систем с общей памятью соответственно в режимах ВВОД и ВЫВОД. Одновременно один из процессоров может функционировать в режиме ВВОД, а второй — в режиме

ВЫВОД и наоборот. Кроме .этого, в режиме ожидания доступа к общей памяти может находиться как первая, так и вторая микропроцессорная системы.

1. Устройство для сопряжения двух микроЭВМ с общей памятью, содержащее два регистра адреса, два дешифратора адреса, две группы элементов И, причем установочные входы первого и второго регистров адреса являются входами устройства соответственно для подключения к установочным выходам первой и второй микроЭВМ, первые информационные входы первого и второго регистров адреса являются входами устройства для подключения к младшим

11 1280643 12 устройства для подключения к второму входу записи-чтения общей памяти, выход элемента ИЛИ является выходом устройства для подключения к третьему входу записи-чтения общей памяти, первые, вторые и третьи выходы первого и второго дешифраторов являются выходами устройства для подключения к первому, второму и третьему разрядам адресных выходов первой и второй микроЭВМ соответственно, входы первого и второго дешифраторов адреса являются адресными входами устройства для подключения к старшим разрядам адресных выходов первой и второй микроЭВМ, первые входы элементов И первой и второй групп образуют первую и вторую группы входов устройства для подключения к группам 10 входам выборки общей памяти соответственно, вторые синхровыходы первого и второго узлов синхронизации являются выходами устройства для подключения к входам приема-передачи первой информационных выходов первой и второй микроЭВМ соответственно, группа младших разрядов информационных выходов первого и второго регистров адреса образует группу выходов устрой- 15 и второй микроЭВМ соответственно, при этом первые информационные выходы первого и второго регистров адреса соединены с информационными входами первого и второго узлов формирования ства для подключения к группе адресных входов общей памяти, выходы элементов И первой и второй групп образуют группу выходов устройства для подключения к группе информационных 20 сигналов записи соответственно, вховходов общей памяти, входы записи пер- ды разрешения записи которых соедипервого и второго регистров адреса иены с третьими синхровыходами перявляются входами устройства для под- вого и второго узлов синхронизации ключения к синхровыходам первой и соответственно, четвертые. синхровывторой микроЭВМ, при этом выходы пер- 25 ходы которых соединены с входами перI вого и второго дешифраторов адре- вого и второго элементов НЕ соответса соединены с вторыми информацион- ственно и с первыми входами первого ными входами первого и второго ре- и второго элементов И соответственно, гистров адреса соответственно, о т — выходы котоРых соединены с единичным л и ч а ю щ е е с я тем, что, с це- З0 и нулевым входами триггера соответлью увеличения быстродействия, в ственно, единичный и нулевой выходы которого соединены с вторыми вхоустройство введены два узла синхродами элементов И первой и второй низации, два узла формирования сигнагрупп соответственно, с входами лов записи, два дешифратора, триггер, блокировки первого к второго узлов два элемента И, два элемента НЕ, эле- синхронизации соответственно, с размент ИЛИ, причем входы запуска перво- решающими входами первого и второго го и второго узлов формирования сиг- регистров адреса, соответственно, налов записи являются входами устрой- группы старших разрядов информаиионства для подключения к выходам Фор- 40 ных выходов которых соединены с групмата данных первой и втюрой микроЭВМ пами информационных входов первого соответственно, первые и вторые входы и второго дешифраторов соответствензапуска первого и второго узлов син- но, стробирующие входы которых соехронизации являются входами устрой- динены с вторыми информационными выства для подключения к выхо ам ввова для подключения к выходам вво- 4g ходами первого и второго регистров . адреса соответственно, и с первыми

ЭВМ соответственно, первые синхровы- синхровходами первого и второго ysходы первого и второго узлов синхро- лов синхронизации соответственно, низации являются выходами устройства вторые синхровходы которых соединены для подключения к синхровходам пер- gp с входами записи первого и второго вой и второй микроЭВМ соответственно, регистров адреса соответственно, вывыход первого узла формирования сиг- ходы первого и второго элементов НЕ налов,записи соединен с первым входом соединены с вторыми входами второго элемента ИЛИ и является выходом уст- и первого элементов И соответственно. ройства для подключения к первому 55., 2. Устройство по и. 1, о т л и— входу записи-чтения общей памяти, ч а ю щ е е с я тем, что узел форвыход второго узла формирования сиг- мирования сигналов записи содержит налов записи соединен с вторым вхо- два элемента И, два элемента НЕ и дом элемента ИЛИ и является выходом два шинных формирователя, выходы ко13 1280643 14 торых образуют выход узла, а управ- с выходом первого элемента НЕ, вход ляющие входы объединены и являются которого является входом запуска узвходом разрешения записи узла, выхо- ла, второй вход первого элемента И ды первого и второго элементов И сое- соединен с выходом второго элемента динены соответственно с информацион- 5 НЕ, вход которого и второй вход втоными входами первого и второго шин- рого элемента И объединены и являных формирователей, первые входы пер- ются информационным входом узвого и второго элементов И соединены ла.

1280643

1280643

4ИЯ, Ю

4ЗИГ

ЖРУ

РЯР3 м -,урсбснь сиааване

1яят ЪначВиия

Общие. Я

RgA

ФЮ

tBblМД

EC_#_h

ЮЛУT

РЛЗРf

+-урс1еиь емнала йетчВЕт ЗисчЕкця

1280643

1280643

Разр 38

Составитель С.Пестмал

Редактор Е.Копча Техред Jl.Ñåðäþêîâà Корректор Г.Решетник

Заказ 70б8/55 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Óæãoðîä, ул. Проектная, 4