Управляемый вероятностный двоичный элемент

Управляемый вероятностный двоичный элемент

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и предназначено для получения случайных двоичных сигналов с заданной вероятностью, Цель изобретения состоит в расширении функциональных возможностей за -счет обеспечения преобразования управляющего цифрового кода в вероятность выходного сигнала. Устройство содержит вероятностный преобразователь 1, соединенный с ним первым информационным входом автомат с тремя состояниями, включающий в себя регистр адреса 2, блок памяти 3 для хранения функции переходов автомата, дешифратор 4, элементы И 7, ИЛИ 9 и триггер 8, блок управления, состоящий из распределителя 6 импульсов, элемента И 5, счетчика 10. Второй автомат является управляющим. Получение сигнала на выходе 13 устройства основано на преобразовании автоматом за п тактов информации, поступающей в каждый такт одновременно по обоим входам регистра адреса. 1 ил. S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 1 1) 4 G 06 F 7/58

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3875706/24-24 (22) 26,03.85 (46) 15,01.87, Бюл. № 2 (71) Казанский государственный университет им, В. И. Ульянова-Ленина (72) Ю. А . Альпин, Ф, И, Салимов и В. М, Захаров (53) 681. 325 (088,8) (56) Авторское свидетельство СССР

¹ 399849, кл. G 06 F 7/58, 1972.

Бухараев Р. Г,, Захаров В, M.

Управляемые генераторы случайных кодов. - Казань, 1978, с. 84. (54) УПРАВЛЯЕМЫЙ ВЕРОЯТНОСТНЫЙ

ДВОИЧНЫЙ ЭЛЕМЕНТ (57) Изобретение относится к области вычислительной техники и предназначено для получения случайных двоичных сигналов с заданной вероятностью. Цель изобретения состоит в расширении функциональных возможностей за счет обеспечения преобразования управляющего цифрового кода в вероятность выходного сигнала. Устройство содержит вероятностный преобразователь 1, соединенный с ним первым информационным входом автомат с тремя состояниями, включающий в себя регистр адреса 2, блок памяти 3 для хранения функции переходов автомата, дешифратор 4, элементы И 7, ИЛИ 9 и триггер 8, блок управления, состоящий из распределителя 6 импульсов, элемента И 5, счетчика 10. Второй автомат является управляющим. Получение сигнала на выходе 13 устройства основано на преобразовании автоматом з а и т актов информации, по ступающей в каждый такт одновременно по обоим входам регистра адреса.

1 ил.

1283757

10

ВНИИПИ Заказ 7442/47 Тираж 670

Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано для генерации случайной последовательности двоичных символов с заданной вероятностью появления при решении задач методом статистического моделирования и для построения вероятностных вычислительных устройств.

Цель изобретения — расширение класса решаемых задач за счет преобразования управляющего кода в вероятность выходного сигнала.

Управляемый вероятностный двоичный элемент содержит первичный источ ник 1 случайных чисел, регистр 2 адреса, блок 3 памяти, дешифратор

4, элемент И 5, элемент 6 задержки, элемент И 7, триггер 8, элемент

ИЛИ 9, счетчик 10, вход 1 I задания вероятностей выходного сигнала, тактовый вход 12 и выход 13 °

Устройство работает следующим образом.

Получение единичного сигнала на выходе устройства с заданной вероятностью производится за К тактов.

В тактированный момент времени по входу 11 поступает значение кода, а по входу 12 — синхроимпульс, Запускается источник 1 случайных чисел и через интервал времени, определяемый временем элемента 6 задержки, выдается импульс считывания через открытый элемент И 7 в блок 3 памяти. Этот же импульс считывания одновременно поступает в счетчик 10.

Из блока памяти код состояния S поступает на выход дешифратора 4, при этом состоянию S соответствует нулевой потенциал на обоих выходах дешифратора, состоянию S — единичный потенциал на выходе дешифратора

4, соединенного с элементом 9 ИЛИ, состоянию Sä — единичный потенциал на выходе дешифратора 4, соединенного с элементами 5 и 9, Состояния S и S переводят триггер 8 в нулевое состояние, закрывая элемент 7, прн этом дальнейший процесс перехода автомата из одного состояния в другое прекращается, что соответствует состоянию поглощения. Через К тактов счетчик 10 выдает импульс переполнения, который открывает элемент

И 5 и переводит триггер 8 в началь20

55 ное единичное состояние. С открытого элемента И 5 на выход 13 поступает единичный сигнал, если автомат находится в состоянии S, в противНоМ случае (т,е.. в состояния S„ и

S ) — нулевой сигнал. г

Таким образом, предлагаемое устройство обеспечивает преобразование значений управляющего цифрового кода, представленного н q-нчной системе (q 2), в соответствующие значения вероятностей выходно го единичногоо (или нулевого) си гнала.

Формул а изобретения

Управляемый вероятностный двоичный элемент, содержащий первый элемент И, элемент ИЛИ, выход которого соединен с единичным входом триггера, единичный выход которого соединен с первым входом второго элемента И, первичный источник случайных чисел,отличающийся тем, что, с целью расширения класса решаемых задач путем преобразования управляющего кода в вероятность выходного сигнала, он содержит элемент задержки, регистр адреса, блок памяти, дешифратор и счетчик, выход переполнения которого соединен с нулевым входом триггера и первым входом первого элемента И, выход которого является выходом управляемого вероятностного двоичного элемента, тактовый вход которого объединен с входом элемента задержки и входом "Onpoc" первичного источника случайных чисел, выход которого соединен с первым информационным входом регистра адреса, второй информационный вход которого является входом задания вероятностей выходного сигнала управляемого вероятностного двоичного элемента, выход регистра адреса соединен с адресным входом блока памяти, выход которого соединен с входом дешифратора, первый выход которого соединен с первым входом элемента ИЛИ, второй вход которого объединен с вторым входом первого элемента И и подключен ко второму выходу дешифратора, выход элемента задержки соединен со счетным входом счетчика и вторым входом второго элемента И, выход которого соединен со считывающим входом блока памяти.