Преобразователь двоично-десятичного кода в двоичный

Преобразователь двоично-десятичного кода в двоичный

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть исполь зовано для построения преобразователей кодов. Изобретение позволяет повысить быстродействие устройства за счет преобразовакия каждого десятичного разряда за один такт. Преобразователь двоично-десятичного кода в двоичный содержит счетчик 1, блок 2 постоянной памяти, коммутатор 3, сумматоры 4, 5, первый регистр 6, блок 7 управления, шифратор 8,второй регистр 9, тактирующий вход 10, инсЬормационные входы 11, выходы 12. Блок 7 управления содержит элементы И и элементы ИЛ-. Введение второго регистра, шифратора и второго сумматора позволило производить в одном такте как преобразование текущего двоично-десятичного разряда,так и анализ последующего, что обеспечило повышение быстродействия устройства. 1 3.п. ф-лы, 2 ил. I (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„128397,5„< и 03 r1 7,12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТНЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3914887/24-24 (22) 24.06.85 (46) 15.01.87, Бюл. 11- 2 (71) Минский радиотехнический институт (72) А.А. Жалковский и А.А. Шостак . (53) 681.325(088.8) (56) Авторское свидетельство СССР

9 572781, кл. G 06 F 5/02, 1977.

Авторское свидетельство СССР ,Р 760085, кл. G 06 F 5/02, 1980. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано для построения преобразователей кодов, Изобретение позволяет повысить быстродействие устройства за счет преобразования каждого десятичного разряда за один такт, Преобразователь двоично-десятичного кода в двоичный содержит счетчик 1, блок

2 постоянной памяти, коммутатор 3, сумматоры 4, 5, первый регистр 6, блок 7 упр; зления, шифратор 8,второй регистр 9, тактирующий вход 10, информационные входы 11, выходы 12.

Блок 7 управления содержит элементы

И и элементы ИЛИ. Введение второго регистра, шифратора и второго сумматора позволило производить в одном такте как преобразование текущего двоично-десятичного разряда.так и анализ последующего, что обеспечило повышение быстродействия устройства. з.п. ф-лы, ? ил.

1 1? 83979 2

Изобретение относится к вычисли- цифры в преобразователе хранятся толь. тельной технике и может быть исполь- ко одно-, трех- и пятикратное эначезовано для построения преобразовате- .ния двоичного эквивалента 10, а форлей кодов как дробных, так и целых мирование двоичных эквивалентов для чисел. всех остальных ее значений проиэвоЦель изобретения — повышение бы в ди ся путем соответствующей настройстродействия преобразователя за счет ки коммутатора 3 и первого сумматора преобразования одного двоично-деся- на выполнение тех или иных оператичного разряда эа один такт. ций.

На фиг. 1 приведена структурная 10 Основные блоки устройства имеют схема предлагаемого преобразователя следующее функциональное назначение. двоична-десятичного кода в двоичный; Счетчик 1 формирует старшую часть на фиг.2 — функциональная схема бло- адресов, по которым расположены двока управления. ичные эквиваленты десятичных значеПреобразователь двоично-десятично- 15 ний х 10 в блоке 2 памяти, Последго кода в двоичный содержит (фиг.1) ний предназначен для хранения двоичсчетчик 1,блок 2 памяти, коммутатор 3, ных эквивалентов десятичных значений первый и второй сумматоры 4 и 5,нер- х 10, количество которых определявый регистр 6, блок 7 управления,ши- ется разрядностью и преобразуемого фратор 8, второй регистр 9, тактиру- 20 десятичного числа, и может быть,реющий вход 10, информационные входы ализован на постоянной полупроводни11 и выходы 12 устройства. ковой памяти, Блок 7 управления содержит элемен- 1(омму гатор 3 в зависимости от ты И 13, элементы ИЛИ 14, входы 15, значения сигналов на его первом и

|первый, второй, третий и четвертый втором управляющих входах осуществ25 выходы 16 — 19 блока управления. ляет сдвиг на один разряд влево поПреобразователь двоично-десятич- ступающей на его вход информации или ного кода в двоичный работает следу- передает ее транзитом на выход. Если ющим образом. оба управляющих сигнала нулевые, то

Входной двоично-десятичный код на его выходе вырабатываются нули, 30 поступает на информационные входы 11 Первый сумматор 4 производит сумустройства по одному десятичному раэ- мирование сдвинутого или переданноряду, каждый из которых сопровожда- го транзитом через коммутатор 3 двоется тактовым импульсом, поступаю- Ичного эквивалента либо нулевой инщим на тактирующий вход 10, В осно- 35 фоРмации с Ранее накопленным РезУльву преобразователя двоично-десятич- татом и запоминает образующуюся при ного кода в двоичный положен следу э™ сумму ющий принцип, Значения некоторых Второй сумматор 5 осуществляет сумдвоично-десятичных цифр, для возмож- мирование значения переноса из прености преобразования их за один такт, образуемой двоична-десятичной цифры могут быть представлены особым обра- сформированного на четвертом выходе зом, как это показано в табл,1, При блока 7 управления и значения соседэтом i--я ненулевая двоично-десятич- ней старшей цифры, поступающей через ная цифра (для целых чисел i = О, 1, вход, 11 преобразователя и является

2,..., n — 1, для дробных i = -n .комбинационной схемой, 45

-и + 1, -n + 2,...,-1; n — разряд- Первый Регистр 6 предназначен для ность десятичного операнда) с учетом запоминания значения двоично-десятичвоэможного переноса в соседнюю стар- ной цифры на время такта ее преобрашую цифру преобразуется в двоичный зования, код посредством подсуммирования к Блок 7 управления вырабатывает по ранее накопленному результату или значениям двоичных разрядов аг. а 4 вычитания из него без сдвига либо а, а, преобразуемой двоично-десятичсо сдвигом на один разряд влево дво- ной цифры сигнал переноса (II) в со1 ичного эквиваЛента значения х 10, седнюю старшую десятичную цифру исгде х = (1, 3, 5 ).,а при нулевой циф- 55 ходного операнда, управляющие сигнаре к ранее накопленному результату лы для коммутатора 3 (сдвиг на 0 и прибавляется нулевая информация, т.е. 1 разряд влево) и сигнал выбора режидля каждой i-й двоично-десятичной ма для накапливающего (первого) сум3 12839 матора 4 (сложение "+" или вычитание

"-"), Значения этих сигналов обеспечивают выполнение операций в преобразователе над входными двоично-десятичными цифрами согласно табл.1, Ниже 5 приведена таблица истинности, полностью описывающая закон функциониро— вания блока 7 управления, который является комбинационной схемой. Шифратор 8 по значению суммы (i + 1)-й двоично-десятичной цифры и переноса из i-й преобразуемой в данном такте двоично-десятичной цифры вырабатывает двухразрядный код, значение которого определяет младшую часть адреса, выбираемого в следующем такте из блока 2 постоянной памяти двоично1+1 го эквивалента х 10, где х = 1 1, 3, 5 . Первый и третий отделы табл,2 представляют собой таблицу истинно- 20 сти шифратора 8. Кодовые комбинации

00, 01, 10 на его выходах Т и Т, обеспечивают выбор из блока 2 постоянной памяти двоичных эквивалентов

10 3 10 "" и 5 10 " соответствен-2 но, Шифратор 8 является комбинационной схемой. Второй регистр 9 предназначен для хранения значения младшей части адреса, сформированного шифратором 8. 30

Преобразование целых двоично-десятичных чисел осуществляется следующим образом.

JIo прихода первого управляющего импульса все триггеры преобразовате- 35 ля устанавливаются в "0" (цепи установки в "0" на Лиг.1 не показаны) .

Сигналы на выходах,16 — 19 блока 7 управления согласно закону его функционирования (табл, 2) также устанав- 40 ,ливаются в "0", при этом на выходе коммутатора 3 устанавливаются нули.

Значение первой младшей двоично-десятичной цифры через вход 11 пгеобразователя и сумматор 5 поступает

HB вход шифратора 8, на выходе которого согласно его таблице истинности (табл.2) вырабатывается двухразрядный код младшей части адреса двоичного эквивалента для преобразования первой десятичной цифры. Первый управляющий импульс, поступающий на шину 10, записывает в первй регистр

6 первую двоично-десятичную тетраду преобразуемого числа, а во второй регистр 9 — соответствующую информацию с выхода шифратора 8, Этот же управляющий импульс увеличивает на единицу содержимое счетчика 1,.на вы" ходе которого формируется старшая часть адреса первого двоичного эквивалента. В первом сумматоре при этом останется нулевая инфрлмация. С ппиходом следующего тактирующего импульса выбранный из блока 2 постоянной памяти двоичный эквивалент х 10,(где х = 1, 3, 5 } ) поступает параллельным кодом на вход коммутатора 3. Одновременно с этим в блоке 7 управления по значению двоично-десятичной тетрады, записанной в первь.й регистр 6 (табл.2),вырабатываются на выходах 16 и 17 сигналы управления коммутатором, на выходе

19 формируется сигнал переноса в соседнюю старшую тетраду и на выходе

18 образуется потенциал выбора режима работы первого сумматора 4 ("0"— сложение, "1" — вычитание).

В соответствии со значением сигналов на выходах 16 и 17 блока 7 управления на выходе коммутатора 3 образуется результат, равный значению

К.Э,, где К = 1,0, 1, 2j,a Э, — двоичный эквивалент одно=,трех- или пятикратного значения веса младшей десятичной цифры. Первый сумматор . 4 по значению сигнала на выходе 18 блока 7 управления настраивается либо на сложение, либо на вычитание, В этом же такте значение второй двоично-десятичной цифры через вход 11 преобразователя и сумматор 5 поступает на вход шифратора 8, обеспечивая на его выходе двухразрядный код младшей части адреса второго двоичного эквивалента х . 10, выборка которого осуществляется во втором такте.

В.конце первого такта преобразования управляющий импульс записывает в регистр 6 вторую двоично-десятичную цифру преобразуемого числа, а в регистр 9 — соответствующую информацию с выхода шифратора 8.Этот же управляющий импульс увеличивает содержимое счетчика 1, формируя значение старшей части адреса второго б и двоичного эквивалента, и записывает в аккумулятор первого сумматора 4 результат суммирования (вычитания) значения К.Э, с предыдущим содержимым аккумулятора.

Вслед за первым десятичным pasрядом точно так же за один такт происходит преобразование каждого после1283979 дующего двоично-десятичного разряда исходного числа до тех пор, пока не будут преобразованы все двоично-десятичные разряды исходного двоичнодесятичного числа, и возможный бит е переноса из старшего двоично-десятич= ного разряда, который обрабатывается в дополнительном такте при подаче на информационные входы !1 нулевой информации. 1

При этом в первом сумматоре 4 формируется искомое двоичное число,которое подается на выходе 12 преобразователя.

В случае преобразования дробного десятичного числа преобразователь работает таким же образом. При этом в блоке 2 постоянной памяти должны содержаться двоичные эквиваленты х . 10, х 10,..., х 10, где 2 х ={1, 3, 5) 50

Формула изобретения

1. Преобразователь двоична-десятичного кода в двоичный, содержащий счетчик, выходы которого соединены с .соответствующими первыми адресными входами блока постоянной памяти, выходы которого соединены с информационными входами коммутатора, выходы которого соединены с соответствующими информационными входами первого сумматора, тактовый вход счетчика объединен с тактовым входом первого регистра и является тактирующим входом преобразователя, выходы первого регистра соединены с соответствующими входами блока управления, первый и второй выходы которого соединены с первым и вторым управляющими входами коммутатора, третий вь1ход — с управляющим входом первого сумматора, выходы которого являются выходами преобразователя, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия путем выполнения преобразования одного двоично-десятичного разряда за один такт, в него введены второй регистр, шифратор и второй сумматор, информационные входы которого являются информационными входами преобразователя, выходы второго сумматора соединены с соответствующи0

0

40 ми информационными входами первого .регистра и соответствующими входами шифратора, выходы которого соединены с соответствующими информационными входами второго регистра, выходы которого подключены ко вторым адресным входам блока постоянной памяти, тактовые входы второго регистра и первого сумматора подключены к тактирующему входу преобразователя, четвертый выход блока управления соединен со входом переноса второго сумматора.

2. Преобразователь по п.1, о т— л и ч а ю шийся тем, что блок управления содержит элементы И и элементы ИЛИ, первые инверсные входы первого второго, третьего и четвертого элементов И и первый прямой вход пятого элемента И объединены и являются первым входом и первым выходом блока управления, прямой вход второго элемента И, вторые инверсные входы третьего и четвертого элементов И, второй прямой вход пятого элемента И и инверсный вход шестого элемента И объединены и являются вторым входом блока управления, прямые входы первого и четвертого элемента И и третий прямой вход пятого элемента И объединены и являются третьим входом блока управления, второй инверсный вход второго элемента И, прямые входы третьего и шестого элементов И и первый вход первого элемента ИЛИ объединены и является четвертым входом блока управления, выходы первого, второго и третьего элементов И соединены с соответствующими входами второго эле мента ИЛИ, выход которого является вторым выходом блока управления, выходы четвертого и пятого элементов

И соединены с соответствующими входа ми третьего элемента ИЛИ, выход котого соединен со вторым входом первого элемента ИЛИ и первым входом четвертого элемента ИЛИ, выход шестого элемента И соединен со вторым входом четвертого элемента ИЛИ, выход которо го являе т ся тре тьим выходом блока управления, выход перво го элемента

ИЛИ является четвертым выходом блока управления.

1283979

Т.а блица 1 есярез вход

11 i-я тичиую цифру

0000

0000

0000

0001

0001

0001, ОА10

0 0010

0010

0011

0011

0110

, 0100

0100

0101

010.1

0 0110

0101

О.

0110

0011

0110

0111

0111

0010

1000

1000

1001

0001

0000

1001

Вводимая в преобразователь чедвоично-десятичная цифра

Перенос из (Х-1) ной двоично-десятичной цифры

Представ.ление в преобразователе

i-й двоично-десятич ной цифры еренос в (i+1)ю двоично10

1283979

Таблиц а 2

Входы блока 7 управления и шифратора 8

Выходы шифратора 8

Выходы блока 7 управления и а а а а

16 17

0 разр. T разр.

19

18

+ ИЛИ

Т, 0

0

0

0

0

IS

f8 17 16 15

Г

I

I !

1

Риа 2

Составитель Г,Козуля

Техред В. Кадар Корректор N.Ìàêñèìèøèíåö

Редактор Т.Митейко

Заказ 7459/58 Тираж 899 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5, Производственно-полиграфическое предприятие, r.Óæãopîä, ул.Проектная,4