Устройство для формирования тестов диагностики дискретных блоков

Устройство для формирования тестов диагностики дискретных блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть не- . пользовано для формирования псевдослучайных тестов в системах контроля и диагностики дискретных блоков. Целью изобретения является убеличение полноты формируемого теста путем повьшения полноты покрытия k подмно:жеств входов п-входовой контролируемой схемы тривиальными тестами. Уст-. ройство содержит тактовый генератор, п-разрядный сдвигающий регистр, i (k-1)-входовый элемент ИШ-НЕ, блок пересчета по изменяемому модулю, блок формирования функции обратной связи. Блок пересчета по изменяемому модулю содержит D-триггер, задатчик модуля пересчета, двоичный счетчик, компаратор и элемент задержки. Блок формирования функции обратной связи содержит узел постоянной памяти, группу из (k-1) элементов И и (k+1)- входовый сумматор по модулю два,За счет того, что.в процессе формирования псевдослучайных тестов в устройстве осуществляется изменение связей входов сумматора по модулю два с выходами сдвигающего регистра, обеспечивается повышенная полнота формируемого теста, которая определяется как отношение числа подмножеств из k выходов, на которых появляются все возможные двоичные .комбинации , к общему числу подмножеств из k выходов. 2 з.п. ф-лы, 3 ил. с s (/) С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) А1 (50 4 С 06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3918525/24-24 (22) 28.06.85 (46) 23.01.87. Бюл. N- 3 (71) Специальное конструкторское .,бюро часового и камневого станкостроения (72) E.È. Masyp (53) 681.3(088.8) (56} Авторское свидетельство СССР

У 792256, кл. Г 06 Г 11/00, 1980.

lEEF. Transaction on computers, v. С-32, Р 2, 1983, р. 190-194., (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ .ТЕСТОВ ДИАГНОСТИКИ ДИСКРЕТНЫХ БЛОКОВ (57) Изобретение относится к вычислительной технике и может быть использовано для формирования псевдослучайных тестов в системах контроля и диагностики дискретных блоков.

Целью изобретения является уйеличение полноты формируемого теста путем повышения полноты покрытия k подмно жеств входов п-входовой контролируемой схемы тривиальными тестами. Уст-. ройство содержит тактовый генератор, п-разрядный сдвигающий регистр, (k-1) — входовый элемент ИЛИ-НЕ, блок пересчета по изменяемому модулю, блок формирования функции обратной связи. Блок пересчета по изменяемому модулю содержит D-триггер, задатчик модуля пересчета, двоичный счетчик, компаратор и элемент задержки. Блок формирования функции обратной связи содержит узел постоянной памяти, группу из (k-1) элементов И и (1 +1)входовый сумматор по модулю два.За счет того, что.в процессе формирования псевдослучайных тестов в устройстве осуществляется изменение связей входов сумматора по модулю два с выходами сдвигающего регистра, обеспечивается повышенная полнота формируемого теста, которая определяется как отношение числа подмножеств из k выходов, на которых появляются все возможные двоичные .комбинации, к общему числу подмножеств из k выходов. 2 з.п. A-лы, 3 ил.

12854

Изобретение относится к вычислительной технике и может быть исполь. зовано для формирования псевдослучайных тестов в системах контроля и диагностики дискретных блоков. 5

Цель изобретения — увеличение полноты формируемого теста.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 и 3— функциональные схемы соответственно !О блока пересчета по изменяемому модулю и блока формирования функции обратной связи. .Устройство (фиг. 1) содержит тактовый генератор 1, и-разрядный сдви- 15 гающий регистр 2, (k-1)-входовой элемент ИЛИ-НЕ 3, блок 4 пересчета по изменяемому модулю, блок 5 формирования функции обратной связи.

Блок 4 пересчета по изменяемому 20 модулю (фиг. 2) содержит D-триггер 6, задатчик 7 модуля пересчета, двоичны счетчик 8, компаратор 9 и элемент 10 задержки.

Блок 5 формирования функции об25 ратной связи (фиг. 3) содержит узел 11 постоянной памяти, группу иэ (k-1) элементов И 12 и (к+1)-вxодовой сумматор 13 по модулю два.

Устройство работает следувщим образом.

По каждому тактовому импульсу происходит сдвиг информации в регистре

2 на один разряд в сторону старших разрядов. При этом k младших разрядов регистра 2 работают как 1 -разрядный регистр с фиксированной обратной связью. По достижении k младшими разрядами регистра 2 состояния 00...01, 4р где единственная единица находится в (k-1)-м разряде, вырабатывается единичный сигнал на выходе элемента

ИЛИ-НЕ 3, вследствие чего происходит изменение сигналов на выходе блока 4 45 пересчета по изменяемому модулю, и, соответственно, меняется функция обратной связи, вырабатываемая в блоке 5. Единичный сигнал, поступающий с элемента ИЛИ вЂ 3 на первый . 0 вход блока 5 формирования функции обратной связи, обеспечивает появление нулевого сигнала на выходе блока

5, и в следующем такте младшие разряды регистра 2 переходят в состояние

000...0. Единичный сигнал на выходе

l элемента ИЛИ-НЕ 3 сохраняется, на выходе блока 5 формируется единичный сигнал и в следующем такте млад83 2 шие разряды регистра 2 переходят в состояние 100...0, после чего выход элемента ИЛИ-НЕ 3 обнуляется и k младших разрядов регистра 2 продолжают работать с новой функцией обратной связи, Блок 4 пересчета по изменяемому модулв работает следующим образом.

Модуль пересчета блока 4 ранен двоичному коду на выходе задатчика 7.

По каждому импульсу на входе блока содержимое счетчика 8 увеличивается на единицу, и, соответственно, увеличивается на единицу код на выходе всего блока 4. При этом, если счет:чик 8 не достиг состояния, равного

1модулв пересчета, выход компаратора

9 остается нулевым, и, соответственно в нулевом состоянии находится триггер 6. Как только состояние счетчика .

8 сравняется с модулем пересчета, сигнал на выходе компаратора 9 становится единичным и по следующему входному импульсу на выходе эта единица вызывает появление одиночного единичного импульса на выходе триггера 6, длительность которого определяется элементом 10 задержки.

По этому импульсу счетчик 8 обнуляется и далее пересчет начинается сначала.

Блок 5 формирования функций обратной связи работает следующим образом.

В соответствии с кодом, поступающим на адресные входи узла 11 (ПЗУ), образующие первую группу входов блока, вырабатывается (k-1)-разрядный код на выходах ПЗУ, Этот код полностью определяет функцив обратной связи, а именно если в i-м разряде кода единица, то соответствующий элемент И 12 открыт и сигнал íà i-м входе из второй группы входов блока входит в функцию обратной связи. В противном случае (когда в i-м разряде кода ноль) соответствующий элемент И 12 закрыт и сигнал на 1-м входе из второй группы входов блока не влияет на функцию обратной связи..

Сигналы, прошедшие через элементы

И, а также сигналы на первом и втором входах блока суммируются на сумматоре 13 и поступают на выход. На.— . личие второго входа сумматора 13 обеспечивает постоянное вхождение сигнала с k-го выхода регистра 2 в функцию обратной связи. Наличие пер3 1285483

/ вого входа сумматора 13 обеспечивает модиАикацию Аункции обратной связи при состоянии k младших разрядов регистра 000...1 с тем, чтобы достичь состояния 00...0, которое является недостижимымдля сдвигающего регистра с немодифицируемой линейной функцией обратной связи.

Полнота формируемого теста может

ыть определена как отношение числа подмножеств из k выходов, на которых появляются все возможные двоичные комбинации, к общему числу подмножеств из k выходов. Тогда полнота тестирования при использовании 15 предлагаемого устройства составит

1-(1-1)е/m, где ш — модуль пересчета блока 4, а е — основание натуральных логарифмов. При m = 15 пол-. нота теста составит 99,97.. 20 ход которого соединены соответственно с выходом (k-1)-входового элемен-. та ИЛИ-..НЕ, с k-м выходом и инАормационным входом п-разрядного сдвигающего регистра, вторая группа входов блока формирования Аункции обратной связи соединена с группой вйходов с первого по (k-1)-й и-разрядного сдвигающего регистра .

1. Устройство для формирования тестов диагностики дискретных бло- 25 ков, содержащее тактовый генератор, и-разрядный сдвигающий регистр, где

:n — максимальное число входов контролируемых блоков, и (k-1)-входовый элемент ИЛИ-НЕ, где n b. k причем вы- 30 ход тактового генератора соединен с синхровходом и-разрядного сдвигающего регистра, выходы которого являются выходами устройства, выходы иразрядного сдвигающего регистра с первого по (k-.1)-й соединены с входами (k-1)-входового элемента ИЛИ-НЕ. о т л и ч а ю щ е е с я тем, что, с целью увеличения полноты Аормируемого теста, устройство содержит блок 40 пересчета по изменяемому модулю и блок формирования функции обратной связи, причем вход блока пересчета по изменяемому модулю соединен с выходом (Е-1)-входового элемента ИЛИ-НЕ, 45 а выходы — с первой группой входов блока формйрования функции обратной связи, первый вход, второй вход и выФормула изобретения

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок пересчета по изменяемому модулю содержит задатчик модуля пересчета, Dтриггер, элемент задержки, двоичный счетчик и компаратор, причем группа выходов задатчика модуля пересчета соединена с первой группой входов компаратора, вторая группа входов которого соединена с группой выходов счетчика, которая является группой инАормационных выходов блока, вход блока соединен с синхровходами D-триг. гера и двоичного счетчика, вход сброса которого соединен с выходом Dтриггера и входом элемента задержки, выход которого соединен с входом сброса D-триггера, информационный вход которого соединен с выходом компаратора.

3. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что.блок Аормирования функции обратной связи содержит узел постоянной памяти, группу из k-1 элементов И и (k+1) âõîäo- вой сумматор по модулю два, первый и второй входы и выход которого являются соответственно первым и вторым входами и выходом блока, остальные входы (k+1)-входового сумматора по модулю два соединены с выходами.со ответствующих элементов И группы,, первые входы которых соединены с соот. ветствующими выходами узла постоянной памяти, адресные входы которого образуют первую группу входов блока, вторые входы элементов И группы образуют вторую группу входов блока.

1285483

1285483

Составитель С. !Тарчихин!

Техред А.Кравчук Корректор И. Муска

Редактор Е. Папп

Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР . по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 7526/51

Производственно-полиграфическое предприятие,. r. Ужгород, ул. Проектная, 4