Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и используется в цифровых запоминающих устройствах. Цель изобретения - повышение информационной емкости устройства. Поставленная цель достигается за счет введения в устройство мультиплексоров 1-3, преобразователя 9 кодов, двух групп блоков 19-28 сравнения, элементов И-НЕ 10-12, регистров 7,8, блока 29 постоянной памяти, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 30, что позволяет повысить ин

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕПЬСТВУ

Згг/Уют

52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3946591/24 — 24 (22) 22.08.85 (46) 23.01.87. Бюл. ¹- 3 (72) А.Ф.Бузин, Л.И.Воскобойников, В.В.Вушкарник, В.Н.Гапонов и M.À.Ñòàðêoâ (53) 68 1.327.66 (088.8) (56) Коган Б.Yi. Электронные вычислительные машины. — Yi.. Энергия, 1979, с.461-471.

Патент Великобритании

¹ 1488538, кл . Н 04 N 1/40, опублик.

1977.

„„SU„„1285532 А1 (54 ) ЗАПОМИНАЮШЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и используется в цифровых запоминающих устройствах. Цель изобретения — повышение информационной емкости устройства. Поставленная цель достигается за счет введения в устройство мультиплексоров 1-3, преобразователя 9 кодов, двух групп блоков 19 — 28 сравнения, элементов И-НЕ

10-12, регистров 7,8, блока 29 постоянной памяти, элемента ИСКЛЮЧАНМЦЕЕ

ИГА 30, что позволяет повысить ин1285532 формационную емкость устройства при сохранении скорости записи. Управление записью осуществляется блоками

19-28, которые формируют сигналы уп— равления преобразователем 9 кодов, Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в устройствах обработки цветовых сигналов в. качестве буферного запоминающего устройства в кодере видеосигналов.

Цель изобретения †. повьппение информационной емкости устройства.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2— таблица кодировки преобразователя кода.

Устройство содержит мультиплексоры 1-3, блоки 4-6 оперативной памяти, регистры 7 и 8, преобразователь 9 кодов, элементы И-НЕ 10-12, элементы

ИЛИ 13-15, адресные счетчики 16-18, блоки 19-22 сравнения первой группы, блоки 23-28 сравнения второй группы, блок 29 постоянной памяти, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 30, шину 31 нулевого потенциала, первые 32 и вторые 33 информационные входы, управляющие 3439 и выходы 40 устройства.

Устройство предназначено для такой упаковки сжатой видеоинформации,при которой исключаются "окна" в памяти, соответствующие нулевой информации.

При этом в качестве таблицы распределения памяти использовано свойство тех точек телевизионного изображения, которые передаются без сжатия. Это позволяет отказаться от таблицы распределения памяти, а на приемном конце канала связи, куда считывается информация из памяти, по свойствам точек изображения, не подвергнутых сжатию, восстановить нарушенный поток информации.

Алгоритм работы устройства связан с особенностью алгоритма сжатья, по которому работает кодер, выдающий информацию на вход данного устройства. Алгоритм сжатия относится к подключающим только тот информационный вход мультиплексора к тому блоку памяти, в который в предыдущем такте информация не записывалась. 2 ил. табл.

2 области блочного кодирования, при котором кадр видеоинформации разделяется на блоки, например, размером

4 4, 8 к 8, 16 х 16 и т.д., точек ви5 деоизображения. Для каждого блока выделяют одну точку, называемую опорной, и записывают в память без изменений. Эта память не рассматривается. Остальные точки блока сравниваются в кодере с этой опорной и тремя другими опорными точками, которые сравниваются между собой, а на входы блоков 19-22 поступают эти же опорные точки и 15 точек внутренних кодируемых блоков. Блоки 19-22 вырабатывают признак "Равно", блоки

23-28 — "Не равно".

Сравнение опорных точек между собой позволяет выяснить, сколько этих точек совпадает между собой. Совпадение этих точек между собой означает, что в видеоизображении присутствует однородная область. Все внутренние

25 15 точек сравниваются не с четырьмя, а с одной точкой. Для двух отличающихся точек результат сравнения выражается одним разрядом: например, совпадение с первой точкой — "0", совпадение с второй — "1". Другими словами, результат сравнения опорных точек позволяет сформировать управляющие сигналы для записи информации в тот или иной блок памяти.

Выходы "Больше" и "Меньше" блоков

23-28 объединены с помощью блока 29.

Результат сравнения опорных точек между собой выражается двухразрядным кодом, приведенным в таблице, первые

40 шесть колонок которой соответствуют кодам на выходах "Равно" блоков 2328, а две последние — выводам блока

29: Ор и 1р.

Выходной код блока 29 означает, 45 что для двух первых магистралей мультиплексоров 1-3 присутствует

12855

3 либо "нуль-битовая" кодировка (от-сутствует информация), либо занята информацией одна магистраль, либо друга, либо обе вместе.

Одновременно со сравнением опор5 ных точек между собой происходит сравнение внутренних точек, блока с опорными. При этом на входы блоков

19-22 поступает поток информации от всех внутренних точек блока по одно- 10 му из информационных входов устройства. Например, при трехбитовом представлении каждой точки с помощью блока 19 сравнивается 15 трехбитовых комбинаций сигналов с одной опорной 15 точкой из трех битов. АнаЛогичное сравнение происходит в блоках 20-22 соответственно с кодами трех других опорных точек. Сигналы неравенства внутренних точек с опорными собира- 20 ются с помощью элементов 30. При этом формируют сигнал "Признак несовпадения" (ПрзНс). Этот сигнал свидетельствует о том, что в кодируемом блоке есть точки, отличающиеся от опорных. Поэтому по всем трем входным магистралям 33 на вход мультиплексоров 1-3 из кодера поступает информация, Таким образом, на первые три вхо- 30 да преобразователя 9 поступают управляющие сигналы, определяющие сколько и какие информационные магистрали на входе мультиплексоров 1-3 заняты.

Каждая посыпка информации сопровождается синхросигналами занесения

Знс 1 и Знс2, поступающими на управляющие входы 38 и 39 устройства, т,е. на входы разрешения записи информации в регистры 7 и 8. 40

Поскольку размерность кода заключена в соотношении между опорными точками, то запоминая эту информацию в регистрах 7 и 8, можно учесть, какой блок памяти перед этим 45 был загружен и какой после этого следует загружать.

Закодированная информация поступает на входы мультиплексоров 1-3.

Входные шины соединены таким обра- 50 зом, что порядок их подключения к каждому мультиплексору сдвигается по отношению к предыдущему. Например, если первая шина подключена к мультиплексору 3 на первый вход, то 55 к мультиплексору 2 - на второй, а к мультиплексору 3 — на третий. Аналогично сдвигаются номера двух других шин. Преобразователь 9 вырабатывает порядок подключения входных шин на выход каждого мультиплексора, т.е. определяет порядок записи информации в блок 4 памяти либо в блок

5 памяти. либо в блок 6 памяти, либо одновременно во все три.

При этом перед записью информации на адресных входах памяти формируют адрес записи с помощью счетчиков 1618 адреса. Для этого на управляющий вход 34 подают сигнал разрешения, а на входы выборки кристаллов памяти блоков 4-6 соответствующие сигналы выборки, которые формируются на выходе преобразователя 9. На входе этого преобразователя в порядке возрастания разрядов от младших к старшим устанавливают следующие сигналы: признак несовпадения ПрзНс; нулевой разряд номера опорных точек Ор; первый разряд номера опорных точек 1р; нулевой разряд регистра 8 Ор Рг1; первый разряд регистра 8 1р Рг1; нулевой потенциал.

На выходе преобразователя 9 в порядке возрастания от младших к старшим разрядам формируются сигналы: нулевой разряд управления мультиплексорами Ор МБ; первый разряд управления мультиплексорами. -1р ИЯ; первый сигнал выборки Зп1; второй сигнал выборки Зп2; третий сигнал выборки Зп3; нулевой разряд регистра 7 Ор Рг2; нулевой разряд регистра 7 1р Рг2.

Организация блоков памяти 4-6 традиционна. Каждый блок памяти представляет собой накопитель информации, в который параллельно записывают или считывают 15 разрядов.

В таблице кодировки (фиг,2) приведена кодировка преобразователя 9, выполненного в виде программируемого постоянного запоминающего устройства (ППЗУ). Колонки 2-6 определяют входную информацию ППЗУ, а колонки

7-13 — выходную. Первые 16 строк отражают кодировку ППЗУ для случая совпадения всех промежуточных точек блока с опорным, строки 17-32 — случай несовпадения хотя бы одной точки блока с опорными, когда информация поступает без сжатия.

Первые четыре строки таблицы кодировки отражают случай "нуль-битовой" кодировки, когда все опорные точки совпадают между собой, а внутренние совпадают с опорными и через мультиплексоры 1-3 информация не про85532 6 память нулевой информации, т. е. увеличивает информационную емкость, что, приводит к уменьшению времени занятия канала связи.

Запоминающее устройство, содержащее блоки оперативной памяти, первые

10 входы которых являются первым управ ляющим входом устройства, адресные

5 12 ходит. В пятой строке описан случай, когда на входы мультиплексоров 1-3 поступает информация по одной шине, При этом формируется сигнал записи

Зп1, который через элемент 12 при наличии на входе управляющей шины 37 сигнала разрешения CS (сигнал синхронизации) равного по длительности сигналу записи, поступает на вход выборки блока 6 памяти и одновременно формирует адрес счетчика Сч А

18. На выход мультиплексоров 1-3 подключается первая шина, запись информации происходит только в блок 6 памяти. Б два других блока памяти записи информации нет.

По сигналу Ор Рг2 формируется на выходе преобразователя 9 единица, которая заносится в нулевой разряд регистра 7 под действием сигнала

Знс2, подаваемого по управляющей шине 38. Сигнал занесения Знс 1, подаваемый по управляющей шине 39, по1 ступает во время формирования первого обращения на запись данных в устройство. Поскольку на выходах регистра 8 в этот момент логический

"0", преобразователь 9 воспринимает этот сигнал как признак того, что информацию следует через мультиплексор 3 записать в блок 6 памяти.

Последующее обращение в памяти приведет к записи информации из регистра 7 в регистр 8, т.е. к формированию на выходе дешифратора (не показан) сигнала записи Зп2 и записи информации в блоке, 5 и т.д.

На выходе преобразователя 9 последовательно формируется двухразрядный код, подаваемый на управляемые входы мультиплексоров 1-3,Одновременно счетчики 16-18 каждый сигнал записи Зп1, Зп2, ЗпЗ воспринимают как сигнал приращения адреса на единицу и выставляют адрес на соответствующие блоки 4-6 памяти.

При поступлении на выход преобразователя 9 сигнала признака несовпадения промежуточной точки с любой из опорных точек (колонка 2, строки

17-32) на выходе дешифратора формируется сразу три сигнала Зп1, Зп2, ЗпЗ, которые разрешают запись данных одновременно в три блока 4-6 памяти, и формируют одновременно .с помощью счетчиков 16-18 три адреса.

Предлагаемое устройство предназначено для использования на выходе кодера и позволяет исключить запись в

ЗО

55 формул а изобретения счетчики, выходы которых соединены соответственно с вторыми входами блоков оперативной памяти, элементы

ИЛИ, выходы которых соединены соответственно с первыми входами адресных счетчиков, вторые входы адресных счетчиков являются вторым управляющим входом устройства, первые входы элементов ИЛИ являются третьим управляющим входом устройства, выходы элементов ИЛИ соединены соответственно с третьими входами блоков оперативной памяти, выходы которых являются выходами устройства, шину нулевого потенциала, о т л и ч а ю щ е е с я тем, что, с целью повышения информационной емкости устройства, в него введены мультиплексоры, пре-,. образователь кодов, блоки сравнения первой и второй групп, элементы И-НЕ, регистры, блок постоянной памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом преобразователя кодов, входы элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходами блоков сравнения первой группы, выходы блоков сравнения второй группы соединены с входами блока постоянной памяти, выходы которого соединены соответственно с вторым и третьим входами преобразователя кодов, выходы первого регистра соединены соответственно с четвертым и пятым входами преобразователя кодов, первый, второй и третий выходы которого соединены соответственно с первыми входами элементов И-НЕ, вторые входы которых являются четвертым управляющим входом устройства, четвертый и пятый выходы преобразователя кодов соединены с первым и вторым входами второго регистра, выходы которого соединены с первым и вторым входами первого регистра, третьи входы регистров подключены к второму управляющему входу устройства, четвертые входы регистров являются соответственно пятым и шестым управляющими входами устройства, 1285532

1 2 3 4 5 б Ор 1р Комбинация

0 0 Нуль-битовая кодировка

Х Х Несуществующая комбинация

Х Х То ше

Х Х

0

0

0

0 выходы элементов И-НЕ соединены соответственно с вторымн входами элементов ИЛИ, входы блоков сравнения второй группы и первые входы блоков сравнения первой группы являются первыми информационными входами устройства, шестой выход преобразователя кодов соединен с первыми входами мультиплексоров, вторые входы которых являются вторыми информационными входами устройства, выходы мультиплексоров соединены соответственно с четвертыми входами блоков оперативной памяти, шестой вход преобразователя кодов соединен с шиной нулевого потенциала.

1 0

1 1

128 : 532

Комьииццц р

9 70

77 72

0 0

0 0

0 0

Несущесп 6ующая комбинация

Х Х

Х Х

0 0

0 1

Нес ьц ecm8 юи ая комбинация

X X

Х X

0 1

0 О

1 0

Несуилеот 8ующая комбинация

X Х

X Х

X X

Х X

X X х Х

X X

X Х

16

Х X

Х Х

7 7

7 — 7о

7 7

1 7

Нес щест8 ющая комбина ия

Х Х

Х Х

7 1

Несущестфнииая комнина ия

X X

X Х

37 Ф5

1 7

1 О

Нес wecm8ющая ионбима и

Х X

X Х

Х X

Х Х

Х Х

Х X

X Х

Х X

Х Х

Составитель А.Воронин

Техр ед Л. Олейник

Корректор Н. Король Редактор

А.Шишкина

7532/54 Тираж 589 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д.4/5

Заказ

Производственно-полиграфическое предприятие, r.Ужгород, ул.Проектная,4