Запоминающее устройство на кмдп транзисторах

Запоминающее устройство на кмдп транзисторах

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть применено для разработки схем памяти. Целью изобретения является повьшение быстродействия. Поставленная цель достигается тем, что в устройство введены элементы И-НЕ 6 с соответствующими связями. В, режиме выборки элемент И-НЕ 6 выключает разрядные коммутаторы 2 после того, как на входах-выходах триггера 3 появится информация . Таким образом, триггер 3 оказывается отключенным от разрядных шин 8, 9 матричного накопителя 1 и не перезаряжает большие паразитные емкости этих шин, что приводит к повьшений быстродействия. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU„„1285534 (5у 4 С 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3879255/24-24 (22) 29.03.85 (46) 23,01.87. Бюл. ¹ 3 (72) С.В.Высочина, А.Ф.Хоменко, А.Г.Солод и А.M.Êoïûòoâ (53) 681.327.6(088.8) (56) IEEE Journal of Solid-State

Circuits, 1977, ¹ 5, р. 499.

Там же, р. 602.

Авторское свидетельство СССР №1109804, кл. G 11 С 11/40. 1982, (54} ЗАПОМИНАКМЦЕЕ УСТРОЙСТВО НА КИДПТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть применено для разработки схем памяти.

Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в устройство введены элементы И-НЕ 6 с соответствующими связями, В, режиме выборки элемент И-НЕ 6 выключает разрядные коммутаторы 2 после того, как на входах-выходах триггера 3 появится информация. Таким образом, триггер 3 оказывается отключенным от разрядных шин 8, 9 матричного накопителя

1 и не перезаряжает большие паразитные емкости этих шин, что приводит к повышений быстродействия. 2 ил.

1285534

Изобретение относится к вычислительной технике и может быть применено для разработки схем памяти.

Цель изобретения — повышение быстродействия устройства. 5

На фиг. 1 представлена принципиальная электрическая схема устройства, на фиг. 2 — временная диаграмма.

Запоминающее устройство содержит матричный накопитель 1, разрядный коммутатор 2, триггер-защелку 3, блок

4 ключей, формирователь 5 импульсов, элемент И-НЕ 6 на два входа.

Адресные шины 7 матричного накопителя 1 являются входами первой группы устройства, а разрядные шины

8 и 9 накопителя подключены к входам разрядного коммутатора 2, выходы

10 и 11 которого соединены с входами-выходами триггера-защелки 3, а управляющие входы 12 коммутатора 2 соединены с выходами элементов И-НЕ

6 на два входа. Управляющий вход 13 триггера-защелки 3 .соединен с выхо25 дом формирователя 5 импульсов, вход которого соединен с выходом блока 4 ключей, входы которых соединены с шинами 7 входов первой группы устройства. Первые входы элементов И-НЕ

6 соединены с выходом формирователя

5 импульсов, вторые входы являются входами 14 второй группы устройства, а выходы элементов И-НЕ соединены с входами разрядного коммутатора 2.

Устройство работает следующим об- 35 разом.

Пусть в выбранной с помощью входов 7 первой группы устройства и входов 14 второй группы устройства ячейке записана такая информация, что при подключении ячейки к разрядным шинам на шине 8 потенциал падает, а на шине 9 — растет. На управляющие входы 12 разрядного коммутатора при этом поступает положительный потенциал, который передает этот потенциал на входы"выходы триггера-защелки, устанавливая на выходе 10 потенциал меньше, чем на выходе 11.

Одновременно сигнал с входов первой группы устройства поступает на адресные шины накопителя, на конце которых находится блок 4 ключей.

Транзистор блока 4 ключей, соответствующий выбранной адресной шине, от- 55 крывается и на выходе формировйтеля

5 импульсов вырабатывается импульс положительной полярности, который, поступая на вход элемента И-НЕ 6, устанавливает на его выходе 12 нуле— вой потенциал, закрывающий транзисторы разрядного коммутатора. Разрядные шины отключаются от входов-выходов триггера-защелки. Одновременно стробирующий импульс с выхода формирователя 5 импульсов осуществляет подключение триггера-защелки к общей шине и установку на выходе 10 нулевого потенциала, а на выходе 11 — потенциала, равного напряжению источника питания. Информация, записанная в ячейке памяти, оказывается переписанной в триггер-защелку.

Время появления стробирующего .импульса на выходе формирователя 5 определяется временем распространения сигнала первой группы устройства по адресной шине накопителя. Элемент ,И-HE обеспечивает отключение разрядных шин, имеющих существенную паразитную емкость, от входов-выходов триггера-защелки при считывании информации, что увеличивает скорость переключения триггера-защелки и следовательно быстродействие схемы.

Формула изобретения

Запоминающее устройство на КИДПтранзисторах, содержащее матричный накопитель, адресные шины которого являются входами первой группы устройства, а разрядные шины подключены к разрядному коммутатору, блок ключей, триггер-защелку, входы-выходы которого являются числовыми выходами устройства и соединены с выходами разрядного коммутатора, формирователь импульсов, выход которого соединен с управляющим входом триггера-защелки, а вход — с выходом блока ключей, входы которого соединены с адресными шинами матричного накопителя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены элементы И-НЕ, первые входы которых являются входами второй группы устройства, вторые входы соединены с выходом формирователя импульсов, а выходы подключены к входам разрядного коммутатора.

1285534

Ы

Q и

Я

f1 и

AN.2

Составитель С.Королев

Редактор А.Шишкина Техред II.олейник .

Корректор M. Самборская

Заказ 7532/54 Тираж 589

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. IIyoensaa, 4