Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для построения многопороговых запоминающих устройств. Целью изобретения является увеличение полезной информационной емкости устройства. Устройство содержит блоки памяти, адресные коммутаторы, сумматор, коммутаторы операндов, коммутаторы и регистры дескрипторов, первый я второй дешифраторы, триггер управления записью . Б каждом такте работы устройства обеспечивается одновременное бесконфликтное обращение по трем адресам: первому и второму адресам чтения и адресу записи. В каждом такте запись результатов предыдущей операции происходит лишь в один-из незанятых чтением блоков памяти. 1 табл. 1 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1285539 А1 (51)4 С 11 С 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3876852/24-24 (22) 03.04.85 (46) 23.01.87. Вюл. ¹ 3 (72) В.П.Невский и В.И,Агибалов (53) 681.327(088.8) (56) Мультипроцессорные системы и параллельные вычисления. Под ред.

Ф.Энслоу,- M. Мир, 1976, с ° 51, 96.

Авторское свидетельство СССР № 947866, кл. G 06 Р 13/06, 1982. ретения является увеличение полезной информационной емкости устройства, Устройство содержит блоки памяти, адресные коммутаторы, сумматор, коммутаторы операндов, коммутаторы и регистры дескрипторов, первый и второй дешифраторы, триггер управления записью, В каждом такте работы устройства обеспечивается одновременное бесконфликтное обращение по трем адресам: первому и второму адресам чтения и адресу записи. В каждом такте запись результатов предыдушей операции происходит лишь в один из незанятых чтением блоков памяти. 1 табл.

1 ил. (54) ЗАПОМИНАККЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для построения многопороговых запоминающих устройств. Целью изобОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

1285539

Д2 Запись информации произ40 водится в блоке

ТУ

Д1

2.2 5

2.1

2.4

55

2 3

Изобретение относится к вычислительной технике и может быть испольэовано для построения многопороговых запоминающих устройств, Цель изобретения — увеличение полезной информационной емкости устройства.

На чертеже приведена схема запоминающего устройства.

Устройство содержит адресные коммутаторы 1.1-1.4, блоки 2.t-2.4 памяти, сумматор 3, первый 4 и второй

5 коммутаторы операндов, регистр 6 первого и регистр 7 второго дескрипторов, первый дешифратор 8, первый

9 и второй 10 коммутаторы дескрипторов, второй дешифратор 11, триггер

12 управления записью, адресные входы чтения 13 и 14 и записи 15 устройства. Регистр 6 служит для хра- 20 нения первого дескриптора (Д1), регистр 7 — для хранения второго дескриптора (Д2). Триггер управления записью (ТУ) со счетным входом — в каждом такте записи значение сигнала на

его выходе изменяется на противоположное. Дескрипторы Д1 и Д2 имеют следующий смысл (для каждого адреса

ЗУ дескрипторы указывают): 0 — информация находится в блоке 2.1; Д1 = 1 информация находится в блоке 2.2;

Д2 = 0 — информация находится в блоке 2,3," 1 — информация находится в блоке 2.4.

Дешифратор 11 формирует сигналы, 35 управляющие записью по правилу, представленному в таблице.

Устройство рабо гает следующим образом, В каждом такте по входам 13-15 одновременно выдаются два адреса чтения и адрес записи. По адресам чтения производится выборка двух дескрипторов Д1 и Д2 на выходах коммутаторов 9 и 10, определяющих размещение информации в запоминающих блоках.

Эти дескрипторы воздействуют на управляющие входы коммутаторов 1.1-1.4, где обеспечивают передачу адресов чтения на соответствующие запоминающие блоки, и на управляющие входы коммутаторов 4 и 5, где обеспечивают наличие считанной по первому адресу информации на выходе коммутатора 4, а информации, считанной по второму адресу — на выходе коммутатора 5. Одновременно значение дескрипторов Д1, Д2 и сигнал с выхода триггера управления записью поступают на вход дешифратора 11, Управляющий сигнал с выхода дешифратора 11 поступает на управляющие входы коммутаторов 1.1-1.4, где определяет на какой из запоминающих блоков передается адрес записи и на управляющие входы запоминающих блоков, где определяет ..а. какой блок должна быть принята записываемая информация. Очевидно, что структура устройства исключает конфликтные обращения к блокам 2. 1-2.4 памяти. Результаты предыдущей операции записываются только в один из запоминающих блоков, не занятых чтением.

Пример . Пусть первому адресу чтения соответствует дескриптор

Д1 = 10, второму Д2 = 1. Полагаем, что в данном такте сигнал на выходе триггера управления записью ТУ = О.

Дескрипторы указывают, что первый операнд находится в блоке 2.1, а второй — в блоке 2.4. На выходе дешифратора 11 формируется управляющий сигнал, определяющий, что запись должна быть произведена в запоминающий блок 2,2. Дескриптор Д1 обеспечивает прохождение первого адреса чтения через коммутатор 1.1 на блок 2.1, а информации, считанной по данному адресу в блоке 2.1, через коммутатор 4 на первый вход сумматора. Дескриптор

Д2 обеспечивает прохождение второго адреса чтения через коммутатор 1.4 на блок 2.4, а информации, считанной по этому адресу в блоке 2.4, че3 1285539 4 реэ коммутатор 5 на второй вход сумматора, Одновременно с этим управляющий сигнал с выхода дешифратора 11 обеспечивает прохождение адреса записи через коммутатор 1.2 на блок 5

2,2 и прием результата предыдущей операции с выхода сумматора на запоминающий блок 2.2 для записи.

В следующем такте состояние дескрипторов может остаться беэ измене- ® ния, но обязательно изменяется значение сигнала на вьмоде триггера управления записью. В этом случае новые адреса чтения принимаются: первый— в блок 2.1, второй — в блок 2.4. Опе- 15 ранды, считанные по новым адресам, через коммутаторы 4 и 5 передаются на входы сумматора. Поскольку состояние триггера управления изменилось:

ТУ = 1, то адрес записи результата операции, выполненной в предыдущем такте, принимается в запоминающий блок 2.3.

Таким образом в каждом такте обес- 5 печивается одновременное обращение по. трем адресам: первому и второму адресам чтения и адресу записи. В каждом такте запись результатов предыдущей операций происходит лишь в один из незанятых чтением запоминающих блоков.

Формула изобретения

Запоминающее устройство, содержащее блоки памяти, адресные входы которых подключены к выходам соответствующих адресных коммутаторов, информационные входы соединены с выходами сумматора, входы которого подключены к выходам первого и второго коммутаторов операндов, информационные входы которых соединены с выходами соответствующих блоков памяти, а управляющие входы подключены к одним управляющим входам адресных коммутаторов и выходам коммутаторов первого и второго дескрипторов, входы первой группы которых соединены с выходами соответствующих регистров дескрипторов, входы второй группы коммутатора первого дескриптора соединены с информационными входами первой группы одних адресных коммутаторов и являются одними адресными входами чтения устройства, входы второй, группы коммутатора второго дескриптора подключены к информационным входам первой группы других адресных коммутаторов и являются другими адресными входами чтения устройства, информационные входы второй группы адресных коммутаторов являются адресными входами записи устройства и соединены с входами первого дешифратора, выходы которого подключены к входам регистров дескрипторов, о т л и ч а ю щ ее с я тем, что, с целью увеличения полезной информационной емкости устройства, в него введены триггер управления записью и второй дешифратор, причем счетный вход триггера управления записью подключен к одному из адресных входов записи устройства, а выход соединен с первым входом второго дешифратора, второй и третий входы которого подключены к выходам коммутаторов первого и второго дескрипторов, а выходы соединены с входами записи и другими управляющими входами соответствующих блоков памяти и адресных коммутаторов.

1285539

Составитель О.Исаев

РедактоР А.Шишкина ТехРед П.Олейник Корректор Е. Сирохман

Заказ 7532/54 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород„ ул, Проектная, 4