Устройство для сжатия цифрового телевизионного сигнала

Устройство для сжатия цифрового телевизионного сигнала

Иллюстрации

Показать все

Реферат

 

Изобретение обеспечивает уменьшение искажений телевизионного сигнала (ТВС). Устройство содержит блок 1 установки опорного уровня, АЦП 2, формирователь 3 интервалов времени, блоки 4 и 5 коммутации, формирователь 6 кода синхронизации, элемент 7 задержки, суммирующий регистр 8 па

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1285626 А 1 (51) 4 Н. 04 N 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3897582/24-09 (22) 21.05.85 (46) 23.01.87. Бюл. К- 3 (71) Ленинградский институт авиационного приборостроения (72) В,M.Ñìèðíoâ и В.Я.Сорин (53) 621.397.3(088.8) (56) Авторское свидетельство СССР

У 1059702, кл. Н 04 N 7/18, 1983. (54) УСТРОЙСТВО ДЛЯ СЖАТИЯ ЦИФРОВОГО ТЕЛЕВИЗИОННОГО СИГНАЛА (57) Изобретение обеспечивает уменьшение искажений телевизионного сигнала (ТВС) . Устройство содержит блок

1 установки опорного уровня, АЦП 2, формирователь 3 интервалов времени, блоки 4 и 5 коммутации, формирователь б кода синхронизации, элемент 7 задержки, суммирующий регистр 8 па—

285626

1 мяти, регистры 9 — 11, блоки сравнения (БС) 12 — 15, блоки совпадения

16 и 17, блок выбора передаваемых символов, шифратор 19, блок 20 управления памятью, блок 21 памяти, блок 22 памяти младших разрядов,блоки 23 и 24 разрешения записи и блок

25 пилот-сигнала. Информация, перепаваемая в канал связи, является результатом двумерной обработки исходного ТВС. Элементы j-й строки передаются через отсчет (четные отсчеты) информацией об истинных значениях четырех старших разрядов исходного кода. Элементы (j + 1)-й строки передаются также через отсчет информацией, зависящей от результатов сравнения четырех старших разрядов отсчетов. В БС 13 сравниваются (i — 1)-й и (i + 1)-й отсчеты j-й строки. В БС 14 сравниваются i-й отсчет (j + 1)-й строки и (i — 1)-й отсчет j-й строки. В БС 15 сравниваются (i — 1)-й и и отсчеты j-й строки. Различным результатам сравнения присваиваются дополнительные кодовые комбинации 00, 01, 10, 01, которые формируются блоком 25 пилот сигнала. Введены блоки совпадения

16 и 17. 18 ил.

Изобретение относится к технике телевидения и может быть использовано в цифровых системах передачи изображений.

Цель изобретения — уменьшение ис- 5 кажений цифрового телевизионного сигнала.

На фиг.1 представлена структурная электрическая схема устройства для сжатия цифрового телевизионного сигнала; на фиг.2 — блок аналого-цифрового преобразования; на фиг.3 — формирователь интервалов времени; на фиг.4 — второй блок коммутации; на фиг,5 — элемент задержки; на фиг.6f5 суммирующий регистр памяти; на фиг.7 ° первый блок сравнения, блок выбора передаваемых символов и блок управления памятью; на фиг.8 — второй блок сравнения и первый блок совпа20 дения; на фиг.9 — блок памяти; на фиг.10 — блок памяти младших разрядов; на фиг.11 — первый блок разрешения записи; на фиг.12 — второй блок разрешения записи; на фиг.13— блок пилот-сигнала; на фиг. 14 — временные диаграммы работы блока интервалов времени; на фиг.15 — временные диаграммы работы суммирующего регистра памяти; на фиг.16 — временные диаграммы работы первого блока разрешения записи; на фиг.17 — временные диаграммы работы второго блока разрешения записи; на фиг. 18 — временные диаграммы работы блока пилот-сигнала. З

Устройство для сжатия цифрового телевизионного сигнала (фиг, 1) содержит блок 1 установки опорного уровня, аналого-цифровой преобразователь (АЦП) 2, формирователь 3 интервалов времени, первый и второй блоки 4 и 5 коммутации, формирователь

6 кода синхронизации,, элемент 7 задержки, суммирующий регистр 8 памя« ти, первый, второй и третий регистры 9 — 11 памяти, первый, второй, третий и четвертый блоки 12 — 15 сравнения, первый и второй блоки 16 и 17 совпадения, блок 18 выбора передаваемых символов, шифратор 19, блок 20 управления памятью, блок

21 памяти, блок 22 памяти младших. разрядов, первый и второй блоки 23 и 24 разрешения записи, блок 25 пилот-сигнала.

АЦП 2 (фиг.2) содержит АЦП 26, генератор 27 опорного напряжения, тактовый генератор 28, формирователь 29 коротких импульсов.

Формирователь 3 интервалов времени (фиг.3) содержит делитель 30 тактовой частоты, делитель 31 строчной частоты, цифровую линию 32 задержки, содержащую элементы ИЛИ 33-1 — 33-Ы и элемент HE 34, и элемент ИЛИ-НЕ 35.

Второй блок 5 коммутации (фиг.4) содержит блок 35 выбора первого разряда кода канала, элементы ИЛИ-НК

37-1 и 37-2, элемент ИЛИ 38, блок 39 выбора второго разряда кода канала, 85626

3 12 блок 40 выбора третьего разряда кода канапа, блок 41 выбора четвертого разряда кода канала, блок 42 памяти кода канала.

Элемент 7 задержки (фиг.5) содержит блок 43 формирования адреса, четырехразрядные счетчики 44-1 и 44-3, элемент 45 памяти, элемент 46 памяти одного разряда.

Суммирующий регистр 8 памяти (фиг.б) содержит элементы ИЛИ 47 и

48, блок 49 разрешения записи, элементы ИЛИ-НЕ 50-1 и 50-2, элемент

51 памяти, элемент 52 памяти одно— го разряда.

Первый блок 1? сравнения (Фиг.7) содержит элементы ИСКЛЮЧАЮ1ЦЕЕ ИЛИ

12-1 — 12-3, блок 18 выбора передаваемых символов содержит элементы

ИЛИ/ИЛИ-HE 18-1 и 18-2,блок 20 управления памятью содержит элементы запрета 53-1 — 53-6, элементы 54-1 и 54-2 установки младших разрядов, элементы 55-1 — 55-6 выбора установки младших разрядов.

Первый блок 16 совпадения (фиг.8) содержит элементы ИЛИ-НЕ 56-1 — 56-6 второй блок 13 сравнения содержит элементы ИСКЛЮЧАЮ1ИЕЕ ИЛИ 57-1 — 57-4 элементы ИЛИ-HE 58-1 — 58-5, элемент

ИЛИ/ИЛИ-НЕ 59.

Блок 21 памяти (фиг.9) содержит элементы 60-1 — 60-7 памяти разрядов кода, элемент ИЛИ 61, элементы 62-1—

62-7,памяти, цифровые дифференцирующие цепочки 63-1 и 63-2, элементы И

64-1 — 64-6.

Блок 22 памяти младших разрядов (фиг, 10) содержит D — триггеры 65-1 и

65-2.

Первый блок 23 разрешения записи (фиг.11) содержит элемент И бб,элемент 67 памяти, блоки 68 и 69 совпадения.

Второй блок 24 разрешения. записи (фи . 12) содержит элемент И 70, элемент 71 памяти, блок 72 разрешения.

Блок 25 пилот-сигнала (фиг.13) содержит элементы ИЛИ-HE 73-76, элементы 77 и 78 памяти, элементы НЕ

79 и 80, элементы ИЛИ-НЕ 81 и 82, элемент ИЛИ 83.

Устройство для сжатия цифрового телевизионного сигнала работает следующим образом.

Информация, передаваемая в канал связи, является результатом двумерной обработки исходного цифрового те левизионного сигнала, Элементы j-й

ЛИ

55 строки передаются в канал связи через отсчет (четные отсчеты) инфор— мацией об истинных значениях четырех старших разрядов исходного кода.Элементы (j + 1)-й строки передаются в канал связи также через отсчет ин—

Формацией, зависящей от результатов сравнения во втором блоке сравнения,,на первый и второй входы которого ,,поданы соответственно четыре стар ших разряда с вторых выходов суммирующего, (i — 1)-й отсчет j é строки, и второго регистров памяти,(i +

+ 1)-й отсчет j. — é строки, в третьем блоке сравнения, на первый и второй входы которого соответственно поданы четыре старших разряда с вторых выходов первого, i-й отсчет (j + 1)-й строки, и второго, (i — 1)-й отсчет

j-й строки, регистров памяти, а также в четвертом блоке сравнения, на первый и второй входы которого поданы четыре старших разряда с второго выхода второго регистра памяти и выхода третьего регистра памяти соответственно (i — 1)-й и i-й отсчеты j é строки, Если в результате сравнения (i — 1) -го и (i + 1)-го отсчетов j-й строки окажется, что хотя бы в одном из четырех старших разрядов есть изменения, то в 1-ом отсчете (j + 1)-й строки будет передана информация об истинном состоянии четырех старших разрядов кода

i-ro отсчета (j + 1)-й строки. Недостающие элементы восстанавливаются на приемной стороне: i-й элемент

j-й строки воспроизводится как i-й элемент (j + 1)-й строки, à (i-1)-й элемент (j + 1 )-й строки повторяется как (1 — 1)-й элемент 1-й строки.

Этой ситуации присваивается дополнительная кодовая комбинация 00. .Если в результате сравнения (i — 1)-го и (i + 1)-го отсчетов

1-й строки окажется, что нет отличий в старших разрядах кода, и в результате сравнения (i — 1)-го отсчета j-й строки и i-го отсчета (j + 1)-й строки также не будет изменений, то в i-ом отсчете (j + 1)-й строки будут переданы информация об истинном состоянии двух следующих по старшинству разрядов (i — 1)-го отсчета

j-й строки и информация об изменении символов в младших разрядах i-ro отсчета (j + 1)-й строки относительно (i — - 1)-го отсчета j-й строки, Восстановление недостающих элементов

12856 происходит как и н предыдущем случае.

Этой ситуации присваивается дополнительная кодовая комбинация 11. Если н результате сравнения (i — 1)-го и (i + 1)-го отсчетон j-й строки нет

5 изменений в старших разрядах, а н результате сравнения старших разрядов (i — 1)-го отсчета j-Й строки и

i-го отсчета (j + 1)-й строки изменения обнаружены, то производится 10 сравнение старших разрядов (i — 1)го и i-го отсчетов j-й строки. Если при этом будут обнаружены изменения, что говорит о появлении в изображении поэлементной вертикальной штри- 15 ковой структуры, то н а-ом отсчете (j + 1)-й строки будет передана информация об истинном состоянии четырех старших разрядов i-ro отсчета (j + 1) — и строки и восстановление 20 недостающих элементов будет происходить как и н предыдущем случае. Этой ситуации присваивается дополнительная кодовая комбинация 10, В противном случае, т.е. когда в старших раз- 25 рядах (i — 1)-го и i-ro отсчетов

j-й строки нет отличий, что говорит о появлении в сигнале горизонтального перепада яркости, характер передачи сохранится, но восстановле- 30 ние недостающих элементов иное: (i — 1) -й отсчет (j + 1) — и строки воспроизводится как 1-й отсчет этой же строки, а i-й отсчет 1-й строки повторяется как (i — 1)-й отсчет

35 этой же строки. Этой ситуации присваивается дополнительная кодовая комбинация 01. Причем для устранения влияния шумов датчика сигнала на алгоритм восстановления недоста- 40 ющих элементов при сравнении (i-1)го и (i +1)-ro отсчетов j-й строки, а также (i — 1)-ro u i-го отсчетов этой же строки вводится некоторая запрещенная группа изменений 45 между символами соответствующих отсчетов, при попадании в которую считается, что между отсчетами изменений не происходит.

В результате, когда входной ана- 50 логовый сигнал поступает на входы блока 1 установки опорного уровня и АПП 2 (фиг. 1), селектор блока 1, установки опорного уровня. выделяет из аналогового сигнала синхросмесь, 55 а соединенный последовательно с селектором мультивибратор вырабатывает по переднему фронту синхроимпульсов положительные импульсы (фиг.14 а), 26 6 служащие для установки делителя 30 тактовой частоты (фиг. 14 н) формирователя 3 интервалов времени, блока

43 формирования адреса, элемента 7 задержки и элементов 60-1 — 60-7 памяти разрядов кода блока 21 памяти в исходное состояние и получения полустрочной частоты делителем 31 строчной частоты формирователя 3 интервалов времени, а также поступают на вход формирователя б кода синхронизации, который за время этого импульса вырабатывает:специальные кодовые посылки, обозначающие начало строки. В канал связи эти посылки передаются вторым блоком 5 коммутации через шифратор 19. Аналогоцифровой преобразонатель 26 АЦП 2 преобразует входной аналоговый сигнал в цифровую форму. Семиразрядный параллельный код поступает на выход !

АЦП 2 с тактовой частотой, задаваемой тактоным генератором 28. Формирователь 29 коротких импульсов вырабатывает короткие импульсы (фиг. 14 б) из сигнала тактовой частоты, который поступает на первый выход и служит для запуска блока 43 формирования адреса элемента 7 задержки для получения полутактовой частоты (фиг.14 в) делителем 30 тактовой частоты формирователя 3 интервалов времени.Последний осуществляет синхронизацию работы всего устройства импульсами с первого, второго, третьего, четвертого и пятого выходов (фиг.14 г, д, е, ж, з) формирователя 3 интервалов времени. Шестой выход цифровой линии 22 задержки (фиг. 14 и, к) служит для установки в исходное состояние элемента 67 памяти первого блока 23 разрешения записи,(фиг. 16 в,и), элемента памяти 71.второго блока 24 разрешения записи (фиг.17 а, ж) и элементов 77 и 78 памяти блока 25 пилот-сигнала. Первым выходом формирователя 3 интервалов времени является инверсный выход полутактовой частоты, вторым — выход полутактовой частоты, третьим — выход полустрочной частоты, четвертым — инверсный выход полустрочной частоты. Элемент 7 задержки записывает информацию о состояниях разрядов с выхода первого блока 4 коммутации во время отрицательной полуволны на управляющем входе элемента 7 задержки и разрешает считывать информацию но время положительной полуволны. Та85626 8

- 25

55

7 12 ким образом, на входах суммирующего регистра 8 памяти одновременно имеется информация о j-й. строке из элемента 7 задержки и информация о (j + 1)-й строке с второго выхода первого блока 4 коммутации. Управляющие сигналы на третьем, пятом и шестом входах (фиг.15 а, б, в),объединяясь на элементах ИЛИ 47 и 48 (фиг.5 г, д), посредством блока 49 разрешения записи разрешают запись в элемент 51 памяти (фиг. 15 з), состоящий из набора триггеров 52-1, по синхроимпульсу (фиг.15 и) четных отсчетов j-й строки и нечетных отсчетов (j + 1)-й строки (фиг.15 е,ж)

Одновременно комбинация на первом и втором управляющих входах третье го регистра 11 памяти, который состоит из четырех D-триггеров, позволит записать в него информацию о четырех старших разрядах нечетных отсчетов j-й строки. Информация с выхода суммирующего регистра 8 памяти последовательно переписывается в пер вый и второй регистры 9 H 10 памяти, которые представляют собой ли нейки D-триггеров. Таким образом, одновременно имеется информация о (i — 1)-ом отсчете j-й строки (второй регистр 10 памяти), i-ом отсчете (j + t)-й строки (первый регистр

9 памяти), (i + 1) — м отсчете j-й строки (суммирующий регистр 8 памяти), четырех старших разрядах i-го отсчета j-й строки (третий регистр

11 памяти). Первыми выходами суммирующего (фиг.5 к), первого и второго регистров 8 — 10 памяти являются прямые выходы всех семи триггеров элементов памяти. Выходом третьего и вторым выходом суммирующего регистров 8 и 11 памяти являются прямые и инверсные выходы четырех старших разрядов, вторым выходом первого и второго регистров 9 и 10 памяти — ин версные выходы триггеров.

Элементы j-й строки передаются в канал связи через отсчет (четные отсчеты) информацией об истинных значениях четырех старших разрядов исходного кода вторым блоком 5 коммутации, второй вход которого соединен с вторым выходом второго регистра 10 памяти, посредством блоков 36, 39, 40 и 41 выбора разрядов кода канала и блока 42 памяти кода канала.

Одновременно эта информация через блок 68 совпадения (фиг.16 ж) первоro блока 23 разрешения записи записывается через элементы ИЛИ 61 в элементы 62-1 — 62-4 памяти четырех старших разрядов кода блока 21 памяти. Младшие разряды блока 21 памяти устанавливаются в соответствии с принятым алгоритмом элементами

54-1 — 54-2 установки младших разрядов блока 20 управления памятью.

Элементы 53-1 — 53-6 запрета выбирают самый старший из разрядов, в котором произошло изменение при записи четырех старших разрядов кода, для чего выходы элементов 62-1

62-4 памяти блока 21 памяти дифференцируются цифровыми дифференцирующими цепочками 63-1 и 63-2 и подаются на входы элементов 53-1

53-6 запрета. Выходы элементов 54-1 и 54-2 установки младших разрядов заведены на R-S-входы триггеров элементов 62-5 — 62-7 памяти через элементы ИЛИ 64-1 — 64-6 .таким образом, что при изменении старшего из изменившихся разрядов 0 1 младшие раз ряды устанавливаются в "0" и наобоРот.

Элементы (j + 1)-й строки переда" ются в канал связи информацией за) висящей от результатов сравнения. во втором, третьем, четвертом блоках 13 — 15 сравнения. Если на выхо" де второго блока 13 сравнения, на первый и второй входы которого пода ны четыре старших разряда с вторых выходов соответственно суммирующего и второго регистров 8 и 10 памятиуровень логической единицы, что говорит о наличии изменений хотя бы в одном из четырех старших разрядов, то в i-ом отсчете (j + 1)-й строки будет передана информация об истинном состоянии четырех разрядов исходного кода блоком 72 разрешения второго блока 24 разрешения записи, выход которого соединен с четвертым входом второго блока 5 коммутации.

Одновременно эта же информация записывается в элементы 62-,1 — 62-4 памяти через элементы ИЛИ 61 блока

21 памяти, а все более младшие разряды устанавливаются согласно алгоритму по цепи: блок 21 памяти — блок

20 управления памятью — блок 21 "памяти. Одновременно блок 25 пилотсигнала,на вход элементов ИЛИ-НЕ 74 -.

76 которого поступает уровень логической единицы (фиг.18 г) с выхода второго блока 13 сравнения, запипамяти младших разрядов, который представляет собой два D-триггера

65-1 и 65-2, и с его выхода в следующем отсчете информация об этих разрядах передается в канал связи вторым 5 блоком коммутации, третий вход которого соединен с выходом блока 22 памяти младших разрядов.

При этом совпадение сигналов на третьем, четвертом и пятом входах элемента И 70 второго блока 24 разрешения записи (фиг. 17 а, в, r, з, к) переведет триггер элемента

71 памяти в другое состояние (фиг.17 б, д, е, ж) и запретит прохождение сигнала через второй блок 24 разрешения записи, Вместе с информацией о двух младших разрядах передается информация об изменениях символов в трех младших разрядах. Для этого в первом блоке 12 сравнения производится сравнение трех младших разрядов блока 21 памяти и второго регистра 10 памяти. Информация о всех изменениях поступает на вход блока 18 выбора передаваемых символов который посредством элементов

ИЛИ-НЕ/ИЛИ выбирает старший из изменившихся разрядов, а затем посредством элементов выбора установки младших разрядов 55-1 — 55-6 блока 20 управления памятью установит младшие разряды в соответствующее состояние.

Шифратор 19 закодирует номер изменивредаст в канал связи вторым блоком 5 коммутации, При этом блок 25 пилотсигнала вырабатывает дополнительную комбинацию 11 (фиг.18 г, д, и) и передает ее в канал связи, Если третий Рлок 14 сравнения формирует сигнал о наличии изменений хотя бы в одном из четырех старших разрядов, то работа устройства

45 определяется четвертым блоком сравнения, на входы которого поданы четыре старших разряда с второго выхода второго регистра 10 памяти и выхода третьего регистра 11 памяти.

50 Этот сигнал выделяется элементом И

70 второго блока 24 разрешения записи и триггер элемента 71 памяти разрешает запись информации о четырех старших разрядах в блок 21 памяти и формирования дополнительных кодовых комбинаций в блохе ?5 пилот-сигнала.

9 1285626 10 шет в элементы 77 и 78 памяти кодовую комбинацию 00 (фиг.18 ж, з), а посредством элементов ИЛИ-НЕ 81 и

82 и элемента ИЛИ 83 она передается через второй блок 5 коммутации в канал связи последовательно: один бит комбинации — в одном отсчете, а

ppyroA — в другом (фиг. 18 б, в).

Если второй блок 13 сравнения говорит об отсутствии изменений в че- 10 тырех старших разрядах, уровень логического нуля — на выходе, то работа устройства будет зависеть от результата сравнения в третьем блоке 14 сравнения, на входы которого f5 соответственно поданы четыре старших разряда с вторых выходов первого и второго регистров 9 и 10 памяти.

Причем за отсутствие изменений во втором блоке 13 сравнения принимают- 20 ся изменения вида: 1000 0111, 0100=0011, 1100 — 1011, 0011 0001, 0110 0101, 1010 1001, 1110 1101, и все изменения младшего из четырех старших разрядов. Определение наличия таких изменений производится первым блоком 16 совпадения, на вход котороro заведены четыре старших разряда с второго выхода суммирующего регистра 8 памяти, а выход 30 заведен на третий вход второго блока 13 сравнения. Например, если произошло изменение вида 0111 1000, то-на элементах ИЛИ-НЕ 56-2 первого блока 16 совпадения происходит сов- 35 шегося разряда двоичным кодом и лепадение трех следующих по старшинству за старшим разрядом кода. При этом первый блок 16 совпадения вырабатывает уровень логического нуля на элементе ИЛИ-НЕ 56-3, который, 40 объединяясь с соответствующими сигналами второго блока 13 сравнения, запрещает прохождение информации об изменении символа в старшем разряде в элементе ИЛИ-НЕ 59-2.

Если на первом выходе третьего блока 14 сравнения сформирован уровень логического нуля, то в первом блоке 23 разрешения записи на элемен» те И 66 происходит совпадение соответствующих сигналов (фиг.16 а, б, в, г, д, е, з) и триггер элемента 67 памяти разрешает запись через блок 69 совпадения (фиг. 16 ж,и) в блок 21 памяти, кроме старших разрядов, Ко 55 в канал связи через второй блок 5 торые записываются через блок 68 коммутации. Выходной сигнал четверсовпадения, двух следующих по стаР того блока 15 сравнения служит для шинству разрядов. Одновременно эти два разряда записываются в блок 22

1285626

Если четвертый блок 15 сравнения формирует сигнал о наличии изменений символов, причем так же, как и во втором блоке 13 сравнения, часть изменений запрещается вторым блоком

17 совпадения, то вырабатывается дополнительная кодовая комбинация 10 (фиг.18 à, r д, е, ж), В противном случае вырабатывается дополнительная кодовая комбинация 01.

Вся информация, поступающая на входы второго блока 5 коммутации, записывается в блок 42 памяти кода кайала и с его выхода считывается на выход устройства.

Формула изобретения

Устройство для сжатия цифрового телевизионного сигнала, содержащее последовательно соединенные аналогоцифровой преобразователь, формирова тель интервалов времени, первый блок коммутации, элемент задержки, суммирующий регистр памяти, первый регистр памяти, второй регистр памяти, первый блок сравнения, блок выбора передаваемых символов, шифратор и второй блок коммутации, последовательно соединенные блок управления памятью, вход которого соединен с вторым выходом блока выбора передаваемых символов и блок памяти, выход которого соединен с вторым входом первого блока сравнения, последовательно соединенные второй блок сравнения, первый вход которого соединен с вторым выходом суммирующего регистра памяти, а второй вход соединен с вторым выходом второго регистра памяти, первый блок разрешения записи и блок памяти младших разрядов, выход которого соединен с вторым входом второго блока коммутации, последовательно соединенные блок установки опорного уровня, вход которого объединен с входом аналого-цифрового преобразователя, и формирователь кода синхронизации, выход которого соединен с вторым входом шифратора, последовательно соединенные третий блок сравнения, первый вход которого соединен с вторым выходом второго регистра памяти, а второй вход соединен с вторым выходом первого регистра памяти, и второй блок разрешения записи, выход которого соединен с вторым входом блока памяти и с третьим входом второго блока комму,соединен с вторым выходом суммирую50

5

10 !

45 тации, последовательно соединенные третий регистр памяти, первый вход которого соединен с вторым выходом первого блока коммутации, и четвертый блок сравнения, второй вход которого объединен с четвертым входом второго блока коммутации, с вторыми входами второго блока сравнения, первого и второго блоков разрешения записи и соединен с вторым выходом второго регистра памяти и блок пилот-сигнала, первый и второй входы которого соединены с первым выходом третьего и с выходом четвертого блоков сравнения соответственно а выход соединен с пятым входом второго блока коммутации, шестой вход которого соединен с вторым выходом формирователя интервалов времени, при этом выход блока установки опорного уровня соединен с вторым входом формирователя интервалов времени, второй выход аналого-цифрового преобразователя соединен с вторым входом первого блока коммутации, третий выход которого соединен с вторым входом суммирующего регистра памяти, выход второго блока сравнения подключен к третьим входам второго блока разрешения записи и блока пилот-сигнала, второй выход третьего блока сравнения соединен с третьим входом первого блока разрешения записи, а третий, четвертый и пятый входы блока памяти соединены с выходом блока установки онорного уровня, с вторым и первым выходами первого блока разрешения записи соответственно, а второй выход блока памяти соединен с вторым входом блока управления памятью, о т л ич а ю щ е е с я тем, что, с целью уменьшения искажения цифрового телевизионного сигнала, введены первый блок совпадения, вход которого щего регистра памяти, а выход соедие нен с третьим входом второго блока сравнения, и второй блэк совпадения, вход которого соединен с выходом третьего регистра памяти, а выход соединен с третьим входом четвертого блока сравнения, при этом седьмой вход второго блока коммутации объединен с четвертыми входами первого блока разрешения записи и блока пилот-сигнала и соединен с третьим выходом формирователя интервалов времени, восьмой вход второго бло12856

26!

4 кт.

Выход

K cuwpoéîäîè ЮлокаБ

К10 К9 К4,S,1! KZ1,22 КИ,24Ж

13 ка коммутации объединен с вторым входом третьего регистра памяти, с четвертым входом второго блока разрешения записи, с третьим входом суммирующего регистра памяти и соединен с четвертым выходом формирователя интервалов времени, второй вход элемента задержки соединен с . выходом аналого-цифрового преобразователя, третий вход объединен с 1О первым входом первого блока коммутации, а четвертый вход соединен с выходом блока установки опорного уровня, четвертый вход суммирующего регистра памяти объединен с третьим входом третьего регистра памяти и соединен с вторым выходом формирователя интервалов времени, пятый вход объединен с четвертым входом третьего регистра памяти и соединен с пя- 20 тым выходом формирователя интервалов воемени, третий выход которого соединен с шестым входом суммирующего регистра памяти, второй вход первого регистра памяти соединен с шестым выходом формирователя интервалов времени, второй вход второго регистра памяти соединен с седьмым выходом формирователя интервалов времени, шестой вход блока памяти объединен с вторым входом блока памяти младших разрядов и соединен с восьмым выходом формирователя интервалов времени, девятый выход которого соединен с пятыми входами первого и второго блоков разрешения записи и блока пилот-сигнала, шестой вход которого объединен с шестыми входами первого и второго блоков разрешения записи и соединен с десятым выходом формирователя интервалов времени, третий выход которого соединен с третьим входом блока памяти младших разрядов.

1285626

Iy

gyn

1?85626

1 .! 85 6? б

У м С@ Р.

se- ю

Х.

Г

И

ЮИ

-я га-я (у-4 . se- r !!!! !! 4 - !! 1| !

aL JL JL!

I кп.к I I !! ! _#_7 !

1285626 (Риг. 10

ФиВ. П

4Риг.2

1 28 >626

Jam Esp. упр

Уст

TOKE.

8и

Л7 Б

Сичр. па г

Сидр.

И д

Currrp. к ру

Cusp.

1Л,РФ,25

Сидр.

A Т1 _#_ з

Юых,ф

4f Ьа. Л

К фиг. 14

1285626

Р

И

ХУД.

b Упр

8ba4

1 285626

ipgrev

СРп, 16

Усг „

Симр.

Elnp

УУлр д дис 70 е дык

1285626

Сидр

ХУпр

Ю ин5ерс.

7Упр

Р

РУюр. г

ЮУпр е

Юых 78

Ж й/х 78 г дихт

Щ/ 18

Составитель Э.Борисов

Редактор Л.Гратилло Техред Л.Сердюкова Корректор Т,Колб

Заказ 7511/58 Тираж 637 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1131 35, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул,Проектная,4