1287146 - Устройство для обработки данных

Устройство для обработки данных

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ, Целью изобретения является повышение быстродействия при выполнении операции деления. Поставленная цель достигается тем, что в устройство, содержащее регистр 1 операнда, основной коммутатор 2, байтовый коммутатор 3, основной арифметико-логический блок 4, байтовый арифметико-логический блок 5, основной регистр 6, байтовьй регистр 7, сдвигатель 9, регистр 11 сдвига, коммутатор 12 множителя, блок 14 ускоренного умножения, блок 15 формирования знака, счетчик 16 тактов, блок 19 микропрограммного управления, введены сдвигатель 10 и блок 13 выбора частного, 3 з.п, ф-лы, 8 ил., 4 табл. 1со to 00 Од

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 G 06 Е 7/38

Яиг.7

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3955495/22 вЂ” 24 (22) 17,09,85 (46) 30.01.87. Бюл. ¹ 4 (71) Краснодарское специальное кон. структорско-технологическое бюро сейсмораэведочной электронной техники (72) М. Г, Шнеер, Э. Н, Веремко и В. Ф. Салий (53) 681,325(088,8) (56) Авторское свидетельство СССР № 1104508, кл, G 06 F 7/52, 1982, Авторское свидетельство СССР № 687982, кл, G 06 F 7/50, 1978.

Процессор ЕС 2366, Техническое описание ТО2. M. 1983, с, 21-24, рис ° 4.2.,. SU„„1287146 А 1 (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДА17НИХ (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ. Целью изобретения является повышение быстродействия при выполнении операции деления, Поставленная цель достигается тем, что в устройство, содержащее регистр 1 операнда, основной коммутатор 2, байтовый коммутатор 3, основной арифметико-логический блок 4, байтовый арифметико-логический блок

5, основной регистр 6, байтовый регистр 7, сдвигатель 9, регистр 11 сдвига, коммутатор 12 множителя, блок 14 ускоренного умножения, блок

15 формирования знака, счетчик 16 ктов, блок 19 микропрограммного равления, введены сдвигатель 10 и ок 13 выбора частного, 3 з,п. ф-лы, ил., 4 табл.

1 1287146

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных процессорах.

Целью изобретения является повышение быстродействия при выполнении операции деления, На фиг. 1 представлена схема предлагаемого устройства для обработки данных; на фиг. 2 вЂ” схема блока вы- 10 бора частного; на фиг. 3 вЂ” то же, блока ускоренного умножения; на фиг. 3 вЂ” то же, блока формирования знака; на фиг. 5 вЂ” диаграмма алгорит ма загрузки; на фиг. 6 вЂ” то же, алгоритма сложения; на фиг. 7 вЂ” то же, алгоритма умножения; на фиг. 8 вЂ” то же, алгоритма деления.

Устройство для обработки данных (фиг. 1) содержит регистр l операнда, основной коммутатор 2, байтовый коммутатор 3, основной арифметикологический блок 4, байтовый арифметико-логический блок 5, основной ре гистр 6, байтовый регистр 7, основной коммутатор 8„ сдвигатели 9 и 10, регистр 11 сдвига, коммутатор 12 множителя, блок 13 выбора частного, блок

14 ускоренного умножения, блок 15 формирования знака, счетчик 16 тактов, информационный вход 17 устройства, выход 18 устройства, блок 19 микропрограммного управления, вход 20 вида операции устройства, установочный вход 21 устройства, вход 22 начала 35 работы устройства, тактовый выход 23 блока 19 микропрограммного управления, входы 24-27 условий блока 19 микропрограммного управления, управляюшие выходы 28-43.

Блок 13 выбора частного (фиг. 2) содержит регистр 44 делимого, табличный преобразователь 45 делителя, сдвисдвигатели 46 и 47 делимого и делителя, элемент 48 памяти частного, счетчик 49 частного и регистр 50 частного.

Блок 14 ускоренного умножения (фиг. 3) содержит табличный преобразователь 51 множителя, сдвигатели

52-54, коммутатор 55, арифметико-логические элементы 56 и 57.

Блок 15 формирования знака фиг ° 4 содержит коммутатор 58, элемент ИСКЛ1ОЧА1ОЩЕЕ ИЛИ 59, регистр 60 знака, арифметико-логический элемент 61.

Блок 19 микропрограммного управления может быть реализован .аналогично

2 известному, В блоке 19 микропрограммного управления кодируются микропрограммы согласно фиг. 5-8, Используемые микрокоманды приведены в табл. 1, Блок 13 выбора частного предназначен для выбора по пяти старшим разрядам делимого (остатка) и делителя шестнадцатеричной цифры частного из элемента памяти частного, которая равна или больше, но не более, чем на две единицы истинной цифры частного, а также для изменения при необходимости выбранной цифры частного на единицу на счетчике. Блок 14 ускоренного умножения . предназначен для умножения мантиссы множимого на четыре разряда множителя, а также для умножения мантиссы делителя на опытную четырехразрядную цифру частного, Сдвигатели 9 и 10 выполняют соответственно сдвиг на четыре разряда в сторону старших и младших разрядов.

Регистр 11 сдвига предназначен для хранения и сдвига частного и множителя на четыре разряда соответственно в сторону старших и младших разрядов при записи истинной четырехразрядной цифры частного и частичного произведения, Блок 15 формирования знака выполня. ет анализ знаков исходных операндов, участвующих в операциях, установление знака результата.

Кодировка элемента 48 памяти частного представлена в табл. 2.

Сдвигатели 52-54 выполняют соответственно сдвиг на один, два и три разряда в сторону старших разрядов.

Кодировка табличного преобразователя 51 множителя представлена в табл. 3, где указана кратность множимого на входах коммутатора 55, элеэлементов 56 и 57 и выполняемая ими функция.

Кодировка табличного преобразователя 45 делителя представлена в табл. 4, в которой отображен алгоритм преобразования разрядов делимого и делит-:.пя в разряды адреса элемента 48 памяти частного.

Арифме.-:-.ко-логические блоки 4 и

5 и арифметико-логические элементы

56, 57 и 61 реализуются на универсальных арифметико-логических элементах серии 155.вЂ”

3 12

Устройство для обработки данных ь работает следующим образом.

Работа устройства начинается с запуска блока 19 микропрограммного управления. По сигналу сброса на входе 21 блок 19 устанавливается в исходное состояние и формирует на всех своих выходах коды,- соответствующие исходной микрокоманде "О".

После этого на вход 20 подается код команды, подлежащей выполнению. При поступлении сигнала на вход 22 начинается формирование в блоке 19 микрокоманд и выдача на входы 28-43 необходимых микроприказов с учетом условий, поступающих на входы 24-27, На выходе 23 формируются соответствующие тактовые сигналы, что обеспечивает функционирование устройства по однотактному принципу.

По окончании выполнения микропрограммы, соответствующей заданному кокоду команды, последняя микрокоманда задает безусловный переход на микрокоманду 0 и тем самым переводит устройство в исходное состояние, при котором блокируется прохождение тактовых сигналов, блок 19 переключается на прием кода следующей команды.

На фиг. 5 показан алгоритм микропрограммы загрузки. Выполнение команды загрузки осуществляется на два такта.

В первом такте (микрокоманда 1) загружаемый операнд записывается по первому входу в регистр 1 операнда.

Во втором такте (микрокоманда 2), порядок, мантисса и знак операнда соответственно с выходов регистра 1 операнда поступают на первый вход коммутатора 3, первый вход коммутатора 2 и первый вход коммутатора 3, первый вход коммутатора 2 и первый вход блока 15 формирования знака.

Коммутаторы 2 и 3 переключаются на передачу с первых входов. Мантисса и порядок поступают на первые входы блока 4 и 5, которые в данной микрокоманде выполняют функции передачи с первых входов. С их выходов мантисса и порядок записываются с первых входов в регистры б и 7.

87146

Знак операнда с первого входа коммутатора 58 передается на первый вход элемента 61 и далее на вход регистра 60. Запись в регистры 6, 7 и

60 производится по поступлении тактового сигнала на тактовые вхоцы регистров.

На фиг. 6 показан алгоритм микропрограммы сложения, Команда сложения выполняется после выполнения команды загрузки первого операнда. В микрокоманде 1 второй операнд записывается по первому входу в регистр 1 операнда, В следующем такте (микрокоманда 3) порядок второго операнда через коммутатор 3 поступает на пер-: вый вход блока 5, а на второй его вход из регистра 7 поступает порядок первого операнда. Порядки вычитаются и разность порядков с выхода блока

5 записывается в счетчик 16 тактов.

В качестве условий перехода в данной микрокоманде используются знак на входе 24 и входе 26 нулевого состояния счетчика 16 тактов. Если разность порядков положительна и не равна нулю следует переход на микрокоманду

"8", в которой производится сдвиг мантиссы меньшего числа в сторону младших разрядов и уменьшение содержимого счетчика 16 тактов на единицу.

Повторение микрокоманды "8" производится до обнуления счетчика 16 тактов ° Если разность порядков, полученная в микрокоманде "3" отрицательна, то следует микрокоманда "9", в которой первый и второй операнды меняются местами. Первый операнд с выхода регистра 6 и 7 и регистра 60 блока

15 записывается в регистр 1 операнда с второго входа, а содержимое регистра 1 операнда записывается в регистры 7, б и 60 аналогично микрокоманде "2". В микрокоманде "1О" порядки операндов вычитаются, а положительная разность записывается в счетчик

16 тактов и далее следует переход на микрокоманду 8 для сдвига мантиссы меньшего операнда. При нулевом состоянии счетчика 16 тактов, полученного в микрокомандах "3" или "8" выполняется микрокоманда "4", в которой анализируются знаки операндов, поступающие на второй и третий входы элемента 59, и признак операции сложения (О), поступающий на первый вход, эти три сигнала складываются по мо. дулю два и в зависимости от бита получаемой суммы следует переход на микрокоманду "5", в которой мантиссы операндов складываются, либо на микрокоманцу "6", в которой мантиссы вычитаются. Сложение и вычитание мантисс производит я в блоке 4. Одна из

12871

5 мантисс поступает на первый вход блока 4 с первого входа коммутатора

2, другая мантисса поступает на второй вход блока 4 с первого входа коммутатора 8. В зависимости от знака разности мантисс определяется знак результирующего операнда. Это действие выполняется на элементе 61 блока

15 (фиг. 4), на первый вход которого через второй вход коммутатора 58 по- 10 ступает знак с выхода блока 4 и знак, содержащийся в регистре знака. Элемент 61 выполняет функцию инверсного сложения по модулю два, результат которой является знаком суммы операн- f5 дов, записывается в регистр знаков

60. Отрицательный знак разности мантисс определяет необходимость перехода к микрокоманде "7", в которой полученная разность с выхода регист- 20 ра 6 через первый вход коммутатора 8 поступает на второй вход блока 4, а на его первый вход через третий вход коммутатора 2 подается нулевая мантисса, предварительно полученная 25 очисткой регистра ll сдвига, Выполняется функция вычитания и таким образом мантисса результата из дополнительного кода преобразуется в прямой код и записывается в регистр 6. 30

Порядок операнда, содержащийся в регистре 7, является порядком результа.та, Микропрограмма команды вычитания выполняется аналогично, с той лишь разницей, что при определении знака на выходе элемента 59 на первый его вход подается инверсный сложению признак вычитания. 40

На фиг. 7 показан алгоритм выполнения микропрограммы умножения. Команде умножения предшествует команда загрузки первого операнда (множителя). В микрокоманде "0" содержимое

6 основного регистра переписывается в регистр ll сдвига. В микрокоманде

"1" выполняется запись второго операнда (множимого) в регистр 1 операнда и константы в счетчик 16 тактов.

В следующей микрокоманде "11" с выхода регистра 11 сдвига младшая тетрада множителя поступает на первый вход коммутатора 12 множителя, с выхода которого тетрада множителя поступает на вход блока 14 ускоренного умножения и на вход преобразователя

51 множителя. В зависимости от поступившего кода на первом, втором и тре46 6 тьем выходах преобразователя 51 множителя вырабатываются сигналы в виде кодов управления функциями в соответствии с табл. 3. На первый и второй входы коммутатора 55 соответственно поступают однократная и двухкратная мантисса множимого. На первый и второй входы элемента 56 поступает соответственно четырехкратная и восьмикратная мантисса множимого, Произведение множимого на тетраду множителя формируется на выходе элемента 5? и через второй вход коммутатора 2, второй вход блока 4, сдвигатель 10 записывается в регистр 6.

В этом же такте производится сдвиг на тетраду в сторону младших разрядов мантиссы множителя, содержащийся в регистре 11 сдвига, таким образом на выходе младших разрядов регистра ll сдвига подготавливается следующая тетрада множителя.

Константа, занесенная в счетчик

16 тактов, в микрокомандах "11" и

"12" уменьшается на единицу, В микрокомандах "12" формирующиеся произведения множимого на очередную шестнадцатиричную цифру множителя складывается с частичной суммой произведений, сдвинутой на тетраду в сторону младших разрядов. Частичная сумма произведений накапливается в регистре 6 и поступает на подсуммирование на второй. вход блока 4 через коммутатор 8.

Сдвиг частичной суммы производится сдвигателем 10 при записи в регистр 6.

Сложение порядков производится в блоке 5. Порядок результата записывается в регистре 7.

Формирование знака производится в блоке 15 на элементе 61, который .выполняет функцию сложения по модулю два. Результат сложения представляет знак произведения и записывается в регистр 60.

В микрокоманде "13" выполняется подсуммирование последнего частичного произведения и запись суммы частичных произведений в регистр 6 без сдвига с первого входа.

На фиг. 8 показана микропрограмма деления. Команде деления предшествует команда загрузки первого операнда (делимого). В яикрокоманде "14" в регистр 1 операнда записывается второй операнд (делитель), а в счетчик 16вЂ” тактов вЂ” константа, определяющая требуемое количество тетрад частного, 7 12871

Мантисса делимого сдвигается на тетраду в сторону младших разрядов путем передачи мантиссы через коммутатор

8, блок 4 и сдвигатель 10 на запись с второго входа регистра 6. В следующей микрокоманде старшие восемь разрядов содержимого регистра 6, пройдя повторно через коммутатор 8, блок

4 записываются в регистр 44 делимого.

Записанные разряды представляют собой начальный вектор делимого. С выхода регистра 1 операнда старшие восемь разрядов, представляющих вектор делителя, поступают на вход преобразователя 45 делителя и вход сдвига тепя 47 делителя (фиг. 2). В преобразователе 45 делителя определяется количество нулей от запятой, условно фиксируемой перед старшим разрядом до первой единицы, и выдается управ-- 20 ление на входы сдвигателей 46 и 47 делимого и делителя для выполнения сдвига на соответствующее количество разрядов в сторону запятой» С выхо25 дов сдвигателей делимого и делителя пять разрядов делимого и разряды второго по пятый делителя поступают соответственно на первый и второй входы элемента 48 памяти частного.

Заполнение элемента 48 памяти частного показано в табл. 2. По соответствующему адресу формируется опытное значение четырехразрядного частного, которое не превосходит истинной шестнадцатиричной цифры частного. З5

С выхода тетрада частного записывается в счетчик 49 частного и поступает на первый выход блока 13 выбора частного и далее через вход коммутатора 12 множителя на вход блока. 14 ускоренного умножения, на другой вход выхода регистра 1 операнда поступает мантисса делителя. В блоке 14 ускоренного умножения формируется произведение делителя на тет.вЂ” раду выбранной цифры частного.

Для проверки цифры частного, полученное произведение через второй вход коммутатора 2, подается в качестве вычитаемого на первый вход 50 блока 4, на второй вход которого подается делимое из регистра 6, сдвинутое сдвигателем 9 в сторону старших разрядов. Блок 4 выполняет функцию вычитания..

Если результат вычитания положителен, то выбранная цифра частного является истинной. Следует переход

46 8 к микрокоманде "17", а содержимое счетчика 16 тактов уменьшается на единицу, В микрокоманде "17" содержимое счетчика 49 частного, переписанное в регистр 50 частного с выхода последнего, записывается в младшую тетраду регистра 11 сдвига, который выполняет Функцию сдвига на тетраду в сторону старших разрядов. В регистр 44 делимого записываются старшие восемь разрядов полученного остатка.

В-,микрокоманде "17" работа устройства протекает аналогично описанному.

Вектор делителя является величиной постоянной в течение всего процесса деления пары чисел, так как определяется только старшими разрядами делителя.

Описанный процесс повторяется.

При получении отрицательного результата вычитания в блоке 4, следует переход к микрокоманде "18". В этой микрокоманде выполняется новая проверка, заключающаяся в том, что к остатку, записанному в регистре 6 прибавляется мантисса делителя, которая поступает с первого входа коммутатора 2. Основное АЛУ выполняет функцию сложения.

Если результат второй процерки положительный, то содержимое регистра

50 частного, представляющее уменьшенную на единицу выбранное значение цифры частного, записывается в регистр ll сдвига, путем сдвига в сторону старших разрядов. В последующих тактах работа протекает аналогично описанному по алгоритму. Последняя цифра частного записывается в регистр

ll сдвига. Так как при каждой записи в регистре 11 сдвига выполняется сдвиг информации на тетраду в сторону старших разрядов, то после последнего сдвига в регистре 11 сдвига будет сформирована мантисса частного.

Выход из цикла осуществляется по признаку обнуления счетчика 16 тактов.

В блоке 5 в течение операции деления выполнялось два действия: вычитание разности порядков делимого и делителя и прибавление к разности порядков единицы, которая компенсируЕт начальный сдвиг на тетраду мантиссы

9 128 делимого в сторону младших разрядов.

Полученный порядок частного запоминается в регистре 7. Действия со знаками операндов аналогичны как и при выполнении микропрограммы умножения.

В последней микрокоманде "19" содержимое регистра 11 сдвига через третий вход коммутатора 2 и блок 5 переписывается н регистр б., Формула изобретения

1. Устройство для обработки данных, содержащее регистр операнда, два основных коммутатора, байтовый коммутатор, основной арифметико-логический блок, байтовый арифметико-логический блок, основной регистр, байтовый регистр, первый сдвигатель, регистр сдвига, коммутатор множителя, блок ускоренного умножения, счетчик тактов, блок формирования знака и блок микропрограммного управления, причем информационный вход устройст ва соединен с первым информационным входом регистра операнда, разрядный выход мантиссы которого соединен с первым информационным входом первого основного коммутатора, выход которого соединен с первым информационным входом основного арифметико-логического блока, выход результата которого соединен с первым информационным входом осндвного регистра, выход которого соединен с первым информационным входом второго основного коммутатора и с входом первого сдвигателя, выход которого соединен с вторым информационным входом второго основного коммутатора, выход которого соединен с вторым информационным входом основного арифметика-логического блока, разрядный выход мантиссы регистра операнда соединен с входом множимого блока ускоренного умножения, выход которого соединен с вторым информационным входом, первого основного коммутатора, разрядный выход порядка регистра операнда соединен с первым информационным входом байтового коммутатора, выход которо го соединен с первым информационным входом байтового арифметико-логического блока, вьп".од результата которо,го соединен с информационным входом байтового регистра, выход коммутатора множителя соединен с входом множителя блока ускоренного умножения, 71чб 10 выход регистра сдвига соединен с первым информационным входом коммутатора множителя и с третьим информационным входом первого основного коммутатора, выход знакового разряда регистра операнда соединен с первым информационным входом блока формиронания знака, выход знака основного арифметико-логического блока соединен с вторым информационным входом блока формирования знака, первый выход которого, выход байтового регистра и выход основного регистра соединены соответственно с входами разрядов второго информационного входа регистра операнда, вход вида операции устройства соединен с адресным входом блока микропрограммного управления, входы установки и пуска которого соединены соответственно с установочным входом и входом начала работы устройства, тактовый выход блока микропрограммного управления соедйнен с тактовым входом блока формирования знака, с тактовым входом регистра сдвиЗО

55 га, с входом разрешения приема основного регистра, со счетным входом счетчика тактов, с первым входом разрешения приема байтового регистра и с входом разрешения приема регистра операнда, входы условий блока микропрограммного управления соецинены соответственно с выходом знака байтового арифметико-логического блока, с выходом знака основного арифметикологического блока, с выходом счетчика тактов и с вторым выхоцом блока формирования знака, управляющие выходы блока микропрограммного управления соединены соответственно с первым управляющим входом блока формирования знака, с вторым входом разрешения приема байтового регистра, с входом вида операции байтового арифметикологического блока, с управляющим входом байтового коммутатора, с управляющим входом регистра операнда, с вхоцом задания режима регистра сдвига, с управляющим входом основного регистра, с входом вида операции основного арифметико-логического блока, с управляюшим входом первого основного коммутатора, с управляющим входом второго оснонного коммутатора, с входом зацапия режима счетчика тактов и с вторым информационным входом байтового коммутатора, о т л и ч аю щ е е с я тем, что, с целью поll 12871 вышеыия быстродействия при выполнении операции деления, оно содержит второй сдвигатель и блок выбора частного, причем второй информационный вход регистра операнда соединен с выходом устройства, выход результата байтового арифметико-логического блока соединен с информационным входом счетчика тактов, выход результата основного арифметико-логического бло- 10 ка соединен с входом второго сдвига теля, выход которого соединен с вторым информационным входом основного регистра, выход которого соединен с первым информационным входом регистра 15

1сдвига, выход байтового регистра со1 единен с вторым информационным входом байтового арифметико-логического блока, выход результата основного арифметико-логического блока и разрядный выход мантиссы регистра операнда со-! единены соответственно с входами делимого и делителя блока выбора част.ного, тактовый вход и управляющий вход которого соединены соответственно с тактовым выходом и с тринадцатым управляющим выходом блока микропрограммного управления, четырнадцатый, пятнадцатый и шестнадцатый управляющие выходы которого соединены соответственно с управляющим входом коммутатора множителя, с вторым и третьим управляющими входами блока формирования знака; первый, второй и третий выходы блока выбора частно- 35

ro соединены соответственно с вторым и третьим информационными входами коммутатора множителя, с вторым информационным входом регистра сдвига.

2. Устройство по н. 1, . о т л ич а ю щ е е с я тем, что блок выбора частного содержит регистр делимого, табличный преобразователь делителя, сдвигатели делимого и делителя, 45 элемент памяти частного, счетчик частного и регистр частного, причем вход делимого блока выбора частного соединен с информационным входом регистра делимого, выход которого сое- gp

:динен с информационным входом сдвигателя делимого, выход которого соединен с первым адресным входом элемента памяти частного, второй адресный вход которого соединен с выходом 55 сдвигателя делителя, вход величины сдвига которого соединен с входом величины сдвига сдвигателя делимого и с выходом табличного преобразователя

12 делителя, вход которого соединен с информационным входом сдвигателя делителя и с входом делителя блока выбора частного, выход элемента памяти частного соединен с информационным входом счетчика частного, выход которого соединен с информационным входом регистра частного, вход разрешения приема которого соединен сс счетным входом счетчика частного, с входом разрешения приема регистра делимого и с тактовым входом блока выбора частного, управляющий вход и первый, второй и третий выходы которого, соединены соответственно с входом задания режима счетчика частного, с выходом элемента памяти частного, с выходом счетчика частного и с выходом регистра частного.

3. Устройство по п. 1, о т л ивЂ” ч а ю щ е е с я тем, что блок ускоренного умножения содержит табличный преобразователь множителя, три сдвигателя, коммутатор и два арифметикологических элемента, причем вход множимого блока ускоренного умножения соединен с первым информационным входом коммутатора и с входами первого, второго и третьего сдвигателей, выход первого сдвигателя соединен с вторым информационным вхоцом коммутатора, выходы второго и третьего сдвигателей соединены соответственно с первым и вторым информационными входами первого арифметико-логического элемента, выходы коммутатора и первого арифметико-логического элемента соединены соответственно с первым и вторым информационными входами второго арифметико-логического элемента, выход которого является выходом блока ускоренного умножения, вход множителя которого соединен с входом табличного преобразователя множителя, выходы которого соединены соответственно с входами задания вида операции первого и второго арифметико-логических элементов и с управляющим входом коммутатора.

4. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок формирования знака содержит коммутатор, элемент ИСКЛОЧАЮЩЕЕ ИЛИ, регистр знака и арифметико-логический элемент, причем первый и второй информационные входы блока формирования знака соединены соответственно с первым и вторым информационными входами комму1287146

Таблица 1 № микро № выхода команды блока 19

Функция

Наименование управляемого узла

Элемент 61

Передача с входа 2

Регистр 7

Хранение

Регистр 1 операнда

Регистр 11 сдвига

Запись

Основной регистр 6

Хранение

Передача с входа 2

Элемент 61

Хранение

Регистр /

Бпок 5

Передача с входа 1

Передача с входа 2

Запись по входу 1

Коммут"..òîp 3

Регистр 1 операнда

Рет истр 1 1 сдвига

Хранение

P .: ист р 6

Счетчик 16 тактов

Запись и хранение

Константа

Втооои вход ко:1 и;тта J оря

Элемент 61

Передача с входа 1

Коммутатор 58

Регистр 7

Блок 5

29 ...апт(1

Передач"": с входа 1

Коммутатор 3. татара, выход которого и выход регистра знака соединены соответственно с первым и вторым информационными входами арифметико-логического элемента, выход которого соединен с информационным входом регистра знака, выход которого и выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым и вторым выходами блока формирования знака, тактовый вход, 10 первый, второй и третий управляющие

1 входы которого свединены соответственно с входом разрешения приема ре",истра знака, с первым входом элемента ИСКЛ10ЧАЮЩЕЕ ИЛИ, с входом задания вида операции арифметико-логического элемента и с управляющим входом коммутатора, выход регистра знака и первый информационный вход коммутатора соединены соответственно с вторым и третьим входами элемента ИСКЛ10ЧАЮЩЕЕ ИЛИ;

15! 287146

1 (2

Регистр 6

Блок 4

Коммутатор 2

Элемент 61

Хранение

Вычитание

Регистр 1 операнда Хранение и

Хранение

Блок 4

Коммутатор 2

Сложение

Коммутатор 8

Элемент 61

Регистр 7

Хранение

Элемент 61

Хранение

Очистка

Вычитание

Регистр 7

Блок 5

Коммутатор 3

Регистр 6

Счетчик 16 тактов Вход элемента 59

Элемент 61

Регистр 7

Регистр 1 операнда

Регистр 6

Коммутатор 58

Регистр 7

Регистр ll сдвига

Регистр 6

Блок 4

Запись по входу 1

Передача с входа 1

Передача с входа 2

Передача с входа 1

Запись и хранение

Константа

Передача с входа 2

Запись по входу 1

Передача с входа 1

Передача с входа 2

Инверсное сложение но модюлю 2

Передача с входа 2

Запись .по входу 1

1287146

Продолжение табл. 1 (4

Передача с входа 1

Коммутатор 1

Коммутатор 8

Элемент 61

Регистр 7

Регистр 6

Блок 4

Коммутатор 2

Коммутатор 8

Элемент 61

Регистр 7

Регистр 1 операнда

Регистр 6

Блок 4

Передача с входа 2

Хранение

Запись по входу 1

Вычитание

Передача с входа 3

Передача с входа 1

Передача с входа 2

Хранение

Запись по входу 2

Передача с входа 2

Передача с входа 1

Счет

Передача с входа 1

Коммутатор 8

Счетчик 16 тактов

Элемент 61

Коммутатор 58

Регистр 7

Блок 5

Коммутатор 3

Запись

Передача с входа 1

Регистр 1 операнда Запись по входу 2

Запись по входу 1

Передача с входа 1

Регистр 6

Блок 4

Коммутатор 2

Элемент 61

Регистр 7

Блок 5

Передача с входа 2

Хранение

Вычитание

1287 l46

Коммутатор 3

Регистр 1 операнда Хранение

Регистр 6

Элемент 61

Запись

Сложение

Коммутатор 3

Регистр 1 операнда Хранение

12 42

Сложение

Счетчик 16 тактов Счет

Элемент 61

1 (2 ),Счетчик 16 тактов

Коммутатор 58

Регистр 7

Блок 5

Регистр ll сдвига

Регистр 6 Блок 4

Коммутатор 2

Коммутатор 12 множителя

Счетчик 16 тактов

Элемент 61

Регистр 7

Регистр 1 операнда

Регистр 11 сдвига

Регистр 6

Блок 4

Коммутатор 2

Коммутатор 8

Коммутатор 12 множителя

Продолжение табл. 1

Передача с входа 1

Запись и хранение

Сложение по модулю 2

Передача с входа 1

Сдвиг на тетраду э сторону младших разрядов

Запись по входу 2

Передача с входа 1

Передача с входа 2

Передача с входа 1

Счет

Передача с входа 2

Хранение

Сдвиг на тетраду в сто-, рону младших разрядов

Запись по входу 2

Передача с входа 2

Передача с входа 1

Передача с входа 2

1 287146

21 22

1 2

Хранение

Запись по входу 1

Сложение

Передача с входа 2

Передача с входа 1

Коммутатор 12 множителя

Передача с входа 2

Элемент 61

Регистр 7

Блок 5

Коммутатор 3

Регистр 1 операнда Запись по входу 1

Регистр ll сдвига Очистка

Регистр 6

Блок 4

Коммутатор 8

Счетчик 16 тактов Запись и хранение

Второй вход коммутатора 3

Константа

Элемен т 61

Запись

Вычитание

Передача с входа 1

32 Регистр 1 операнда Хранение

33 Регистр 11 сдвига Хранение

34 Регистр 6

35 Блок 4

Передача с входа 1

Регистр 7

Регистр 6

Блок 4

Коммутатор 2

Коммутатор 8

43 Коммутатор 58

29 Регистр 7

30 Блок 5

31 Коммутатор 3

37 Коммутатор 8

Продолжение табл. 1

Хранение

Передача с входа 1

Передача с входа 2

Запись по входу 2

Передача с входа 2

Передача с входа 1

Сложение по модулю 2

Передача с входа 1

Запись по входу 1

Передача с входа 2

) 287146

Продолжение табл. з (Хранение

Передача с входа 2

Хранение

Запись по входу l

Вычитание

Передача с входа 2

Коммутатор 8

Счетчик 49 частного Запись и счет

Коммутатор 12 множителя

Передача с входа 2

Счетчик 16 тактов

Счет

Элемент 61

Передача с входа 2

Регистр 7

Регистр 1 операнда

Регистр 11 сдвига

Хранение

34 Регистр 6

35 Блок 4

36 Коммутатор 2

37 Коммутатор 8

Запись по входу l

Вычитание

Передача с входа 2

40 Счетчик 49 частного Запись и счет

Передача с входа 2

Счет

Передача с входа 2

Хранение

38 Счетчик 16 тактов

42 Элемент 61

29 Регистр 7

32 Регистр 1 операнда

33 Регистр 11 сдвига

34 Регистр 6

35 Блок 4

36 Коммутатор 2

41 Коммутатор 12 множителя

38 Счетчик 16 тактов

42 Элемент 61

29 Регистр 7

32 Регистр 1 операнда

Сдвиг на тетраду в сторону старших разрядов

1 287146

Продолжение табл.

Запись по входу 1

Сложение

Передача с входа 1

Счетчик 49 частно- Счет

40 го

Счетчик 16 тактов Хранение

Передача с входа 2

Запись

Сложение

Передача с входа 2

Запись по входу 1

Передача с входа 1

Передача с входа 3

Единица

39 шестнадцати ричный код приближенно го значения цифры частного

Старшая часть

Старшая часть т Шестнадцатнричный код прибтопитрдд делимого лиженного значения цифры частного

1 J

Регистр 11 сдвига

Регистр 6

Блок 4

Коммутатор 2

Коммутатор 8

Элемент 61

Регистр 7

Блок 5

Коммутатор 3

Регистр 6

Блок

Коммутатор 2

Второй вход коммутатора 3

Старшая част Старшая част делителя делимого

Таблица 2

1287146

15 и

02 и

12 и

00 и

) 1I

Продолжение табл, 2 (1

2 3

1287146

Продолжение табл. 2

1287146

О?

Продолжение табл. 2

2 ) 1287146

Г (1

) 34

Продолжение табл. 2

1287146

2 3

02.

04. 04

Продолжение табл. 2

Продолжение 1 ныл, ?

1 ? 3

1З

22 гз

0З

1287146

Зо

1З

20 г1

О1

0З

1 28714 6

2 3

Продолжение табл. 2

41! 287146

42 а «с

« d«ф с«« х

««««d с:! % о х ! с «ц

«««X

«d Ц Х хс«х х

3 ох! 5, х !с О

Э х х о

О «d и о х х

Ф о

««! о v

Э х х

«!« о о д

l u о

И = х

i Л

cd!

E» !!! х о о а «с о 1 ! ! сс«,а с(!

«««о а х

QJ «Q ! И

««I х х

««« о

Р\

t(!

I ! о

«d х с сс«

v «d о а! о х «!

)х оц! а о о !с е х

«- о

v м

5 Lf

«- с! «««о

eo ах

«4 ««« ах с«« >

Й ) 9 с)

«!«Йо у х

А !

" с

О сс« о х «

«» «

«d а «««, Е!

Ц с«о сс« х

«d п3 с о х

Х «««

«с«X с«««= х .с«.о «с о х о ы х

l» X

X с«9

X х

Ф ! О о и о х

«» E х х а ««« ь X ь! М х

l!!!

i о ц 1 а о

f" «О х х о

«««! О х

4 «:" У

Ф .Ф 1 Ф со со со со сч с «сч (ч О с« х х с« о

ill 1 и х а ! со с «w w ю w l ao a < «a u «-1 ««

:Р:Г х

K о

X х

1 Е» х о

I х с с

Ю Ю Ю

Ю 1

Ю Ю о

Е 1 О

1 Х

I . E"

Ц х

)О Е»

<6 I Е

Р в

«э 1

Э х х

К о

U о

О л

ы х х х

° Л ь|

1 о х

1287 14б

1287) 46

1 287146

1287 146

/фпИл

Мтрпкюпаида 13

ИикрОко!;анга а

Фиг. 8

Составитель А. Клиев

Редактор 10, Середа Техред Д.Олейник Корректор В. Бутяга

Тираж 694 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открмтий

113035, Москва, )1(-35, Рау

Устройство для обработки данных

Патент 1287146