Устройство для контроля микропроцессорной системы

Устройство для контроля микропроцессорной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и цифровой вычислительной техники и может быть использовано при построении надежных микропроцессорных систем и микро- -ЭВМ. Цель изобретения со стоит в повьтгении оперативности контроля и достоверности функционирования за счет проверки правильности реализации функций переходов (правильности выполнения по-- рядка считьшания) как команд линейных участков, так и команд условных переходов путем предварительного формирования кодов их адресов. Устройство содержит первый - третий регистры операндов, первьш и второй ные регистры адреса, первый - третий блоки сравнения, счетчик команд, первый и второй сумматоры, формирователь сигналов опроса, коммутатору первый и второй триггеры управления, триггер отказа, формирователь константы , элементы И, дешифратор кода операции, элементы HJM. 1 з.п. ф-лы, 4 ил. S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„$0„„4287464 (5ц 4 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3913685/24-24 (22) 24.06.85 (46) 30.01.87. Бюл. № 4 (71) Харьковское научно-производственное объединение по системам автоматизированного управления (72) С.Е.Баженов, К.Г.Карнаух, В.Б.Самарский, Г.Н.Тимонькин, С.Н.Ткаченко, В ° B Òîïîðêîâ и В.С.Хаоченко (53) 681.3 (088.8Р (56) Автопское свидетельство СССР

¹ 765809, кл. G 06 F 15/00, 1979.

Авторское свидетельство СССР № 862144, кл. G 06 F 11/00, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к области автоматики и цифровой вычислительной техники и может быть использовано при построении надежных микропроцессорных систем и микроэВМ. Цель изобретения состоит в повьш ении опе— ративности контроля и достоверности функционирования за счет проверки правильности реализации функций переходов 1правильности выполнения по= рядка считывания) как команд линейных участков, так и команд условных переходов путем предварительного формирования кодов их адресов. Устройство содержит первый — третий регистры операндов, первый и второй буферные регистры адреса, первый — третий блоки сравнения, счетчик команд, первый и второй сумматоры, формирователь сигналов опроса, коммутатор, первый и второй триггеры управления. триггер отказа, формирователь константы, элементы И, дешифратор кода операции, элементы ИЛИ. 1 з.п. ф-лы, 4 ил.

12871 61

Изобретение относится к автомати ке и цифровой вычислительной технике и может быть использовано при

-построении надежных микропроцессорных систем и микро-3ВМ. 5

Пелью изобретения является повышение оперативности контроля и достоверности функционирования.

На фиг.1 — 2 представлена функциональная схема предлагаемого устройства для контроля микропроцессорной системы; на фиг. 3 — функциональная схема формирователя сигналов опроса; на фиг.4 — функциональная схема формирователя константы.

Устройство для контроля микропроцессорной системы (фиг.1-2) содержит первый — третий буферные регистры 13 операндов, первый и второй буферные регистрь1 4 и 5,„реса, первый-третий 20 блоки 6-8 сравнения, счетчик 9 команд, первый и второй сумматоры 10 и

11, формирователь (блок) 12 сигналов опроса, коммутатор 13, первый и второй триггера 14-15 управления, триггер 16 отказа, формирователь 17 константы, разрешающий вход 17.1 формирователя константы, пятый элемент И 18, первый и шестой элементы .

И 19-20, выходы 19.1 и 20.1 первого и шестого элементов И 19 и 20, второй, третий и четвертый элементы

И 21-23, дешифратор 24 кода операции, четвертый элемент ИЛИ 25, первыйтретий элементы ИЛИ 26 — 28, вход

29 управления устройства, выходы

30-32.1 разрядов входа 29 управления. устройства, тактовый вход 33 устройства, вход 34 данных устройства, вход 35 адреса устройства, выход 36 отказа устройства.

Формирователь 12 сигналов опроса (фиг.3) содержит счетчик 37, дешифратор 38, первый-третий триггеры 39- 45

4.1, первый-третий элементы И 42-44.

Блок 17 константы (фиг.4) содержит первый Я-й элементы И 45.1-45 N.

Дисциплина функционирования устРойства для управления микропроцес-. сорной системой заключается в следующем.

Формирование кодов адресов, команд в программе может осуществляться тремя различными способами. 55

При выполнении команд линейных участков формирование кодов адресов последующих команд осуществляется путем увеличение значения адресов предшествующих команд на единицу.

При выполнении команд условных переходов адрес команды перехода может быть сформирован либо путем увеличения на "2" кода адреса команды условного перехода, либо задаваться косвенно значениями второго и третьего байтов условного перехода.

В соответствии с этим, в зависи— мости от того, какие реализуются команды, формируются требуемые значения кодов адресов команд программы.

При выполнении команд линейных участков их адреса формируются путем алгебраического сложения кода адреса первой команды линейного участка и числа выполненных команд в нем. Это позволяет осуществлять сопровождающий контроль правильности реализации функций переходов.

При выполнении команд условных переходов адреса команд переходов формируются путем алгебраическогосложения значения адреса команды условного перехода и константы "2" при отрицательном исходе проверки проверяемого логического условия.

В том случае, если проверка соответствующего значения логического условия имеет положительный исход, то требуемое значение кода адреса команды перехода осуществляется путем записи, хранения и выполнения операции конкатенации содержимых второго и третьего байтов команды условного перехода.

Правильность выполнения перехода в программе осуществляется путем сравнения требуемого и фактического значений кодов адресов команд переходов.

Первый буферный регистр l операнда предназначен для записи и хранения кода первого байта выполняемой команды (кода операции).

Второй и третий буферные регистры 2 и 3 операндов предназначены для записи младшего и старшего байтов кода адреса команды перехода при положительном исходе проверки прове ряемого логического условия в случае выполнения команды условного перехода.

Первый буферный регистр 4 адреса предназначен для записи и хранения кода адреса первой команды линейного участка программы. Второй буферный регистр 5 адреса предназначен для

3 2871 .»лписи и хранения кодл лдреса кль»лг»ды ус»»nIII»o»o перехода.

Первый-третий блоки 6-8».равие— ния предназначены для сравнения требуемого и фактического значений кодов адресов команд программы при вы5 полнении команд условных переходов при положительном и отрицательном исходах проверки значений логических условий и при выполнении команд ли—

0 нейных участков программы соответственно. Счетчик 9 команд предназначен для осуществления счета числа выпол— ненных в линейном участке программы команд.. Первый сумматор 10 предназначен для.формирования требуемых значений кодов адресов команд перехода при выполнении команд условных переходов и отрицательных исходах проверки соответствующих значений логических условий. Второй сумматор

ll предназначен для формирования требуемых значений кодов адресов команд перехода при выполнении команд ли— нейных участков программы. Формирователь 12 сигналов опроса (фиг.2) предназначен для управления работой коммутатора 13 и буферных регистров

2 и 3 операндов. Коммутатор 13 предназначен для передачи сигналов о воз- 30 никновении отказа в работе контроли— руемого устройства. Первый триггер

14 управления предназначен для уп— равления работой коммутатора 13 и

Фиксации факта перехода контролируе- 35 мым устройством к выполнению команд условных переходов. Второй триггер

15 управления предназначен для управления работой формирователя 17 константы. Триггер 16 оТК II()e»IH 3H -40 чен для фиксации факта возникновения отказа в работе контролируемого устройствл. Формирователь 17 константы (фиг.3) предназначен для формирования кода константы "2" при формировании требуемого значения кода адреса команды перехода при выг»олнении команд условных переходов. Элемент И 18 предназначен для формирования сигнала синхронизации регистра 4. Элемент

И 19 предназначен для формирования сигнала об отрицательном исходе про. верок значений логических условий при выполнении команд условных переходов. Элемент И 20 предназначен для формирования сигнала о положительном исходе проверок значений логических у<.лс вий при выполнении команд условных пер»..о!»он. Элемент 11 2! предназ6l 4 ! л ч е I! Д )1 Я " I I () л !) . F ! и )т р»! б ) ) О Й т () ! Г гера !4. Э Ie)»e»»x» l! 22 и ? преднлз— начены для управления рлботой счетчика 9. команд .."1е!)(и»!)рлтор 24 кодл опе— рации преднлзнлчен для определения по коду операции признакл выполнения контролируемым устройством условного перехода. Элемент ИЛ1! 25 предназначен для формирования сигнала установки н нуль счетчика 9 команд.

Элемент ИЛИ 26 предназначен для формирования сигналов о выполнении контролируемьм устройством команды условного перехода. Элемент 11ПИ 27 предназначен для формирования сигналов управления работой коммутатора 13.

Элемент ИЛИ 28 предназначен для передачи сигналов счета циклов работы контролируемого устройства.

Формирователь 12 сигналов опроса функционирует следующим образом. В зависимости от того, какой исход имеет проверка значений логических условий при выполнении команд ус— ловных переходов, единичный сигнал может поступать на четвертый или пятый его входы.

Предположим, единичный сигнал поступил на вход 19.1 блока 12, что говорит об отрицательном исходе проверки значений логический условий.

В результате этого триггер 39 будет установлен в единичное состояние по переднему фронту импульса, поступающему на второй синхровход блока 12.

На первом выходе блока 12 будет установлен единичный сигнал.

В том случае, если единичный сигнал поступает на вход 20.1 блока

12, что говорит о положительном исходе проверки значений соответствующих логических условий, то работа блока 12 будет осуществляться по следующему алгоритму.

Триггер 40 будет установлен в единичное состояние. С приходом первого единичного импульса на первый разрешающий вход блока 12 по его переднему фронту в счетчик 37 будет сформирован код единицы.

На третьем выходе блока 12 будет установлен единичный сигнал. С приходом второго единичного импульса на первый раз ре»»(аю»!»ий! вход блока 12 по его переднему фронту произойдет увеличение содержимого счетчика 37 на единицу.

На четвертом выходе блока 1? будет установлен единичный с!»г!»гл.

5 ) 287)

Триггер 41 будет установлен в едини— цу. С приходом единичного сигнала на второй разрешающий вход блока 12 на выходе элемента И 4.3 будет сформирован единичный сигнал, который по- ступит на второй выход блока 12 и произведет установку в нуль тригге— ров 40 и 41, а также счетчика 37.

Формирователь 17 (фиг.4) константы работает следующим образом. f0

Сигнал с высоким уровнем потенциала поступает на первые входы элементов И 45.1-45.N. При этом открытым будет только элемент И 45.2, соответствующий второму разряду кода 15 адреса. Все остальные элементы

И 45.1, 45.3-45.N будут закрыты.

После прихода единичного сигнала на вторые входы элементов И 45.1-45.N на выходе блока 17 будет сформиро- 20 ван код константы "2".

Входы 34 и 35 устройства подключаются к выходам адреса и данных (Дб и ВЭ ) микропроцессоров серий

KP 580 Ик 80 (INTFL 8080 Д) . Вход

33 устройства соединяется с входом микропроцессоров тех же серий. !

Выход 30 устройства подключается к выходу синхронизации CYNC выход

32 — к выходу DBIV разрешения ввода 30 информации микропроцессоров тех же серий. Выход 32.1 устройства соединяется с выходом пятого разряда входа данных укаэанных микропроцессоров. 35

Выход 31 соединяется с выходом пятого разряда регистра состояния микропроцессорных систем, выполняемых на базе микропроцессоров указанных серий. 40

Контроль правильности выполнения команд программы в предлагаемом устройстве осуществляется следующим образом.

Код операции (код реализуемой ко- 45 манды) поступает на вход 34 устройства в каждом цикле чтения команды из памяти. В свою очередь каждый цикл чтения команды из памяти иден— тифицируется появлением на выходах 50

31 и 32.1 второго и четвертого разрядов входа 29 управления единичного сигнала. В зависимости от того, какой тип кода операции выполняется, осуществляется работа устройства по различным алгоритмам. Единичный сигнал на выходе 32.1 устройства появляется через время 2 (равного дли3 тельности единичного сигнала на выхо6! 6 де 30) после появления единичного сигнала на выходе 31.

При выполнении команд, принадлежащих различным линейным участкам программы, работа устройства осуществляется следующим образом.

Адрес первой команды линейного участка в цикле чтения команды из памяти записывается в регистр 4. В нем он хранится в течение всего вре-мени выполнения линейного участка команд программы. После считывания кдда операции любой команды линейного участка программы в счетчике 9 происходит увеличение его содержимого на единицу. В сумматоре !) происходит формирование требуемого значения кода адреса реализуемой коман— ды путем суммирования кода адреса первой команды линейного участка и числа реализованных команд этого же участка; Другими словами, требуемое значение кода адреса ) -ой команды определяется путем реализации выражения А " = А ", + А ., где А". — значение кода адреса i — и команды j-го линейного участка. А ". — значение

1 кода адреса первой команды того же линейного участка. Таким образом, требуемое значение адреса команды формируется на выходе сумматора.

Фактическое же его значение формируется (поступает) на входе 35 устройства. Сравнение требуемого и фактического значений кодов адресов команд осуществляется блоком 8 сравнения. В том случае, если значения кодов сравниваемых адресов совпадают, то работа устройства будет продолжена. В том случае, если значения кодов сравниваемых адресов не совпадают,то на выходе коммутатора !3 будет сформирован единичный сигнал

Р который переведет триггер 16 в единичное состояние и на выходе 36 устройства будет сформирован сигнал отказа.

Контроль правильности выполнения команд условных переходов осуществляется следующим образом.

При выполнении команды условного перехода на выходе элемента ИЛИ 26 формируется единичный сигнал, который устанавливает триггеры 15 и 14 в единичное состояние. В результате этого на выходе блока 17 формируется код константы "2". На единичном выходе триггера 14 устанавливается высокий потенциал.

1287 l 61

Если на выходе 31- второго разряда входа 29 устройства будет установлен нулевой сигнал, свидетельствующий о том, что проверка логического условия имеет положительный исход, 5 то на третьем выходе блока 12 будет установлен единичный сигнал, который поступит на разрешающий вход регистра 2, в результате чего после поступления с выхода 32 третьего разряда 10 входа 29 устройства единичного сигнала, в регистр 2 будет записан первый байт адреса команды перехода.

При поступлении очередного единичного сигнала с выхода 31 второго разряда входа 29 устройства единичный сигнал будет сформирован на четвертом выходе блока 12. В результате в регистр 3 будет записан второй байт адреса команды перехода. 20

В блоке 6 осуществляется сравнение требуемого и фактического значений кодов адресов команды перехода. Если значения совпадают, то работа устройства будет продолжена. В противном случае — блокирована.

В том случае, если после установления триггеров 15 и 14 в единичное состояние единичный сигнал будет сформирован на выходе 31 устройства, что говорит об отрицательном исходе проверки значения логического условия, то работа, устройства будет осуществляться следующим образом.

В сумматоре 10 произойдет форми- 35 рование требуемого значения кода адреса команды перехода путем алгебраического сложения кода адреса команды условного перехода и константы "2". Фактическое значение адре — 40 са команды поступает на вход 35 адреса устройства. В блоке 7 сравнения осуществляется сравнение требуемого и фактического значения кодов адресов команды перехода. Если 45 сравниваемые адреса равны между собой, то работа устройства будет продолжена. В противном случае блокирована.

Устр6йство для контроля микропроцессорной системы функционирует следующим образом.

В исходном состоянии все элементы памяти находятся в нулевом состоя-55 нии (цепи установки в начальное состоянив элементов памяти и цепи устройства на фиг.! — 4 условно не показаны).

Код адреса первой команды первого линейного участка программы поступает на вход 35 устройства. На вход 29 устройства поступают управляющие сигналы, а на вход 33 — сигна» лы синхронизации.

Единичный сигнал SYNC с выхода

30 устройства поступаеч на первый вход элемента И 22, на вход синхронизации регистра 5. Единичньп сигнал с выхода 31 устройства поступает на третий вход элемента И 22 и формирует на его выходе единичный сигнал .

Нулевой код с выхода счетчика 9 поступает на второй информационный вход сумматора 1! и на инверсный вход элемента .И 18. В результате этого на выходе элемента И 18 будет сформирован единичный сигнал. По заднему фронту этого импульса в регистр 4 будет записан код адреса первой команды линейного. участка программы. При этом на выходе элемента ИЛИ 26 присутствует нулевой сигнал. В счетчике 9 произойдет формирование единичного кода. В резуль— тате чего в сумматоре 11 будет сформирован код требуемого значения адреса очередной (второй) команды линейного участка (если первая команда является однобайтовой) или адрес очередного байта первой команды (если она является двух или трехбайтовой)..

В том случае, если команда является двух или трехбайтовой, на выходе 31 появляется нулевой сигнал, свидетельствующий о выполнении очередного цикла первой команды. На вход 35 устройства поступает код адреса второго байта команды. По нулевому сигналу на выходе 31 устройства разрешается опрос выходного сигнала с выхода блока 8 сравнения. Если срав— ниваемые коды равны, то работа уст-. ройства будет продолжена. В том случае, если сравниваемые коды не равны, то на выходе блока 8 будет сформирован единичный сигнал, который поступит на второй информационный вход коммутатора !3. В результате на его выходе будет сформирован единичньпЪ сигнал, который поступит на информационный вход триггера 16 по импульсу ч синхронизации с входа 33 устройства произойдет его установка в единичное состояние. На выходе 36 устройства будет сформирован сигнал отказа.

1287161

Если же первая команда линейного участка является однобайтовой, то опрос выходного сигнала с выхода блока 8 будет осуществлен аналогично описанному. 5

В дальнейшем при выполнении команд линейного участка, не являющихся командами условного перехода, работа устройства будет производиться по описанному алгоритму. 10

В том случае, если выполняемая команда является однобайтовой, то после ее реализации на выходе 31 устройства вновь будет установлен единичный сигнал, свидетельствующий 15 о начале выполнения (считывании из памяти кода операции) следующей команды. Единичный сигнал с выхода

31 поступит на первый вход элемен та И 22 и с его выхода на первый 20 вход элемента ИЛИ 27 и далее на управляющий вход коммутатора

13. На третий информационный вход коммутатора 13 поступает информационный сигнал с выхода блока 8 сравнения. Если сравниваемые коды адресов равны, то работа устройства будет продолжена. Если же сравниваемые коды отличны друг от друга, то сигнал на выходе блока 8 30 сравнения будет равен единице. В результате чего единичным сигналом с выхода коммутатора 13 триггер 16 перейдет в единиччое состояние и на выходе 36 устройства будет сформирован сигнал отказа.

В дальнейшем работа устройства по контролю правильности выполнения команд линейных участков будет продолжена вплоть до момента выполнения 40 команды условного, перехода.

После считывания кода операции команды условного перехода и записи его в регистр 1 на выходе элемента ИЛИ 26 будет установлен единичный 45 сигнал.

В результате чего триггер 15 будет установлен в единичное состояние, будет открыт элемент И 21 и будет разрешена запись информации в ре- 50 гистр 5. По импульсу синхронизации

SYNC, поступающему с выхода 30 устройства в регистр 5, произойдет запись кода адреса команды условного перехода, который поступит на второй вход сумматора 10. Единичный сигнал с выхода триггера 15 поступит на вход блока 17 и с его выхода код константы "2" поступит на первый вход сумматора 10. В результате этого на выходе сумматора 1О будет сформирован код адреса команды перехода, к которой должен осуществляться переход в случае отрицательного исхода проверки логического условия. По единичному сигналу, поступающему с входа 31 устройства, произойдет установка в единич— ное состояние триггера 14. В результате чего элементы И 19 и 20 будут открыты и на управляющий вход коммутатора 13 поступит единичный сигнал. В том случае если проверка соответствующего значения логического условия имеет отрицательный исход, э чем говорит появление единичного сигнала на выходе 31 устройства, то этот сигнал поступит на второй вход открытого элемента И 19 и на вход блока 12. Единичный сигнал с выхода

19.1 элемента И 19 поступит на второй вход элемента ИЛИ 25 и произве дет установку в нулевое состояние счетчика 9. Требуемое значение кода адреса команды перехода поступает на вход 35 устройства. Блок 7 сравнения осуществляет проверку равенства требуемого и фактического значений кодов адресов команды перехода. Единичный сигнал с единичного выхода триггера 14 поступает на первый управляющий вход коммутатора 13. Единичный сигнал с первого выхода блока )2 поступает на второй управляющий вход коммутатора 13. Сигнал с выхода блока 7 поступает на первый ин —, формационный вход коммутатора 13. Если сравниваемые адреса равны, то ра— бота устройства будет продолжена.

Если же сравниваемые адреса не равны, то на выходе коммутатора 13 будет сформирован единичный сигнал, который переведет триггер 16 в единичное состояние и на выходе 36 устройства будет сформирован сигнал отказа.

В том случае, если проверка значения логического условия имеет положительный исход, то нулевой сигнал будет сформирован на выходах 31 и

32.1 устройства.

Единичный сигнал по импульсу ч

1 будет сформирован на выходе элемента И 23. Зтот сигнал поступит на открытый элемент И 20 и далее на вход блока 12. По единичному сигналу DBIN разрешения ввода информации, поступающему с выхода 32 устройства и

12871

11 поступающему на вход блока 12, на третьем его выходе будет сформирован единичный сигнал, который поступит на разрешающий вход регистра 2. По заднему фронту сигнала DBIN в ре5 гистр 2 будет записан первый полубайт кода адреса команды перехода, который был выставлен на входе 34 устройства. По второму сигналу DBIN, поступающему с выхода 32, сигнали- fp зирующему о выставлении второго байта адреса команды перехода на входе

34 устройства, единичный сигнал с четвертого выхода блока 12 поступит на разрешающий вход регистра 3. По 15 заднему фронту сигнала DBIN производится запись второго байта адреса команды перехода в регистр 3.

В очередном цикле работы устройства на входе 35 будет выставлен код 2О адреса команды перехода, который поступит на первый вход блока 6 сравнения. На вход блока 12 поступит единичный сигнал с выхода 30 устройства. На второй вход блока 6 по- 25 ступит конкатенированное значение содержимого регистров 2 и 3. Если сравниваемые коды адресов равны между собой, то работа устройства будет продолжена. В том случае, если срав- 30 ниваемые коды адресов не равны, то на выходе блока 6 будет сформирован единичный сигнал, который поступит на второй информационный вход коммутатора 13. На третий управляющий вход коммутатора 13 также поступает единичный сигна.п. В результате чего на выходе коммутатора 13 будет сформирован единичный сигнал, который переведет триггер 16 в единичное сос- 4р таяние. На выходе 36 устройства,будет сформирован сигнал отказа.

В дальнейшем, в зависимости от типа реализуемых команд, работа предлагаемого устройства будет осуществ" 45 ляться по одному из описанных алгоритмов.

Формула изобретения

1. Устройство для контроля микропроцессорной системы, содержащее первый и второй буферные регистры адре1 са, первый и второй буферные регистры операндов, первый триггер управления, триггер отказа, первый блок сравнения, с первого по шестой элементы И и с первого по четвертый элементы ИЛИ, причем единичный выход!

2 первого триггера управления соединен с первым входом первого элемента И, выход первого элемента ИЛИ соединен с первым входом второго элемента И, выход третьего элемента И соединен с первым входом второго элемента

ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения оперативности контроля и достоверности функционирования, устройство содержит формирователь сигналов опроса, третий буферный регистр операндов, второй и третий блоки сравнения, счетчик команд, дешифратор кода операции, первый и второй сумматоры, второй триггер управления, формирователь константы и коммутатор, причем первые входы с первого по третий блоков сравнения и информационные входы первого и второго буферных регистров адреса подключены к входу адреса устройства для подключения к адресному выходу контролируемой микропроцессорной системы, информационные входы с первого по третий буферных регистров операндов подключены к входу данных устройства для прдключения и информационному выходу контролируемой микропроцессорной системы, с первые входы третьего и четвертого элементов И, входы синхронизации второго буферного регистра адреса и первого триггера управления и первый синхровход формирователя сигналов опроса подключены к входу управления устройства для подключения к выходу синхронизации контролируемой микропроцессорнбй системы, вторые входы первого и третьего элементов

И и инверсный вход четвертого элемента И подключены к входу управления устройства для подключения к выходу состояния контролируемой микропроцессорной системы, входы синхронизации с первого по третий буферных регистров операндов и первый разрешающий вход формирователя сигналов опроса подключены к входу управления устройства для подключения к выходу разрешения ввода контролируемой микропроцессорной системы, разрешающий вход первого буферного регистра операндов, второй вход второго элемента И и второй разрешающий вход формирователя сигналов опроса подключены к входу управления устройства для подключения к выходу реализации цикла чтения кода команды контролируемой микропроцессорной системы, 1 2871 6! тактовый вход устройства подключен к второму входу четвертого элемента И, к третьему входу третьего элемента И к второму синхровходу формирователя сигналов опроса и входу синхронизации триггера отказа, выход первого буферного регистра операндов соеди— нен с входом дешифратора кода операции, выходы которого соединены с входами первого элемента ИЛИ, выход tO которого соединен с S-входом второго триггера управления и разрешающим входом второго буферного регистра адреса, выход которого соединен с первым входом первого сумматора, второй 15 вход которого соединен с выходом формирователя константы, информационный вход которого соединен с выходом второго триггера управления, а разрешающий вход формирователя константы под- 2р ключен к входной шине единичного потенциала устройства, выход первого сумматора соединен с вторым входом второго блока сравнения, выход которого соединен с первым информационным 25 входом коммутатора, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен со счетным входом счетчика команд, с прямым входом ЗО пятого элемента И и R-входом второго триггера управления, выход четвертого элемента И соединен с вторым входом третьего элемента ИЛИ, вторым входом второго элемента ИЛИ и первым входом шестого элемента И, выход которого соединен с первым информационным входом формирователя сигналов опроса, выход счетчика команд соединен с инверсным входом пятого 40 элемента И и первым входом второго сумматора, второй вход которого соединен с выходом первого буферного регистра адреса, вход синхронизации которого соединен с выходом пятого эле- 45 мента И, выход второго элемента И соединен с D-входом первого триггера управления, выход которого соединен с первь1м управляющим входом коммутатора и вторым входом шестого 5р элемента И, выход которого соединен с вторым информационным входом формирователя сигналов опроса и первым входом четвертого элемента ИЛИ, выход которого соединен с входом 55 сброса счетчика команд, первый, второй, третий, четвертый и пятый выходы опроса формирователя сигналов опроса соединены соответственно с вторым управляющим входом коммутатора, третьим управляющим входом коммутатора, разрешающим входом второго буферного регистра операндов, разрешающим входом третьего буферного регистра операндов и вторым входом четвертого элемента ИЛИ, выходы второго и третьего буферных регистров операндов соединены с вторым входом первого блока сравнения, выход которого соединен с вторым иыформационным входом коммутатора, выход второго сумматора соединен с вторым входом третьего блока срав— нения, выход которого соединен с третьим информационным входом коммутатора, выход которого соединен с

D-входом триггера отказа, выход которого является выходом отказа уст—

11ойства, выход второго элемента ИЛИ соединен: с четвертым управляющим входом коммутатора.

2. Устройство по п.1, о т л и— ч а ю щ е е с я. тем, что формирователь сигналов опроса содержит с первого по третий триггеры, счетчик, дешифратор и с первого по третий элементы И, причем вход синхронизации первого триггера является вторым синхровходом формирователя сигналов опроса, Э-вход первого триггера является вторым информационным входом формирователя сигналов опроса, выход первого триггера является первым выходом опроса формирователя сигналов опроса, S-вход второго триггера является первым информационным входом формирователя сигналов опроса, выход второго триггера соединен с первым входом первого элемента И, второй вход которого является первым разрешающим входом формирователя сигналов. опроса, выход первого элемента И оединен со счетнь1м входом счетчика, выход которого соединен с входом дешифратора, первый выход которого является третьим выходом опроса формирователя сигналов опроса, первый вход второго элемента И является вторым разрешающим входом формирователя сигналов опроса, выход второго элемента И соединен с входами сброса счетчика, второго и третьего, триггера и является вторым выходом опроса формирователя сигналов опроса, второй внход дешифратора соединен с S-входом третьего триггера и является четвертым выходом опроса формиронателя сигналон опроса, выход

16 сРиг. 7 третьего триггера соединен с вторым входом второго элемента И и с первым входом третьего элемента И, выход которого является пятым выходом опроса формирователя сигналов опроса, второй вход третьего элемента И является первязь синхровходом формирователя сигналов опроса.

1287 I 61 Риг. Г

19

Л

52

1 2871 61

От

ЧЬг.4

Составитель Д.Ванюхин

Редактор Ю.Середа ТехредЛ.Олейник Корректор E.Cèðîõìàí

Заказ 7718!52 Тираж 694 Подписное

ВНИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r.Óæãîðoä, ул, Проектная,4