Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств системы цифровой обработки сигнала, при реализации алгоритмов сокращения информационной избыточности и для согласования устройств с различными темпами обработки информации. Цель изобретения - повьшениё быстродействия и расширение области применения буферного запоминающего устройства за Счёт контроля заполнения памяти. Устройство содержит накопитель, состоящий из блоков памяти, регистры входных данных, регистры адресов записи, регистры адресов регенерации, шинные формироватеши, счетчик адресов записи , счетчик адресов считывания,счет- . чик адресов регенерации, формирователь сигналов записи, формирователь сигналов считывания, блок приоритета и блок анализа заполнения памяти. Устройство работает в режиме записи, считывания и регенерации данных. В режиме записи данные поступают последовательно в п регистров входных данных, после чего переписываются в накопитель начиная с 0-го адреса по (п-1)-й адрес. Во время перезаписи осуществляется запись данных и в другие регистры входных данных. Кроме того, с помощью блока анализа определяется число свободных ячеек Накопителя и выясняется достаточно ли свободных ячеек памяти для размещения телевизионного кадра. Если ячеек памяти недостаточно, формируется сигнал пропуска телевизионного кддра. Запись, будет продолжена после переписи данных из регистров .данных в накопитель I. 8 ил. (Л го 00 го со ОС

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5g 4 С 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3952810/24-24 (22) 11,09.85 (46) 30.01.87. Бюл, У 4 (71) >Китомирский филиал Киевского политехнического института (72) Н..Ф. Ефремов, А.Д. Калюжный и А.Ф. Панов (53) 681.327.6(088.8) (56) Патент Великобритании 11 1356287, кл. G 11 С 11/00, 1971.

Авторское свидетельство СССР

Ф 824305, кл. G 11 С 11/00, 1981; (54) БУФЕРНОЕ ЗАПОМИНА10ЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств системы цифровой обработки сигнала, при реализации алгоритмов сокращения информационной избыточности и для согласования устройств с различными темпами обработки информации. Цель изобретения - повышение быстродействия и расширение области применения буферного запоминающего устройства за счет контроля заполнения памяти. Устройство содержит накопитель, состояÄÄSUÄÄ 1287238 А1 щий из блоков памяти, регистры входных данных, регистры адресов записи, регистры адресов регенерации, шинные формирователи, счетчик адресов записи, счетчик адресов считывания, счетчик адресов регенерации, формирователь сигналов записи, формирователь

1 сигналов считывания, блок приоритета и блок анализа заполнения памяти. Устройство работает в режиме записи, считывания и регенерации данных. В режиме записи данные поступают последовательно в и регистров входных данных, после чего переписываются в накопитель начиная с 0-ro адреса по

О (n-1)-й адрес. Во время перезаписи Ж осуществляется запись данных и в дру- у„у гие регистры входных данных. Кроме того, с помощью блока анализа определяется число свободных ячеек накопителя и выясняется достаточно ли свободных ячеек памяти для размещения телевизионного кадра. Если ячеек памяти недостаточно, формируется сигнал пропуска телевизионного кадра. Запись. © будет продолжена после переписи данных из регистров данных в накопитель l. 8 ил.

1А87238

Изобретение относится к вычислительной технике и может быть.использовано при построении буферных запоминающих устройств системы цифровой обработки телевизионного сигнала, 5 при реализации алгоритмов сокращения информационной избыточности и для согласования устройств с различным темпом обработки информации.

Цель изобретения — повышение быстродействия и расширение области применения устройства за счет контрдля заполнения памяти.

На фиг. 1 представлена структурная схема буферного запоминающего устройства; на фиг. 2 — структурная схема блока анализа заполнения памя ти; на фиг. 3 — функциональная схема формирователя сигналов записи (а) и 20 формирователя сигналов считывания информации (б); на фиг. 4 и 5 — схемы распределителей входных и выходных данных; на фиг. 6 — схема блока приоритета, на фиг. 7 — структурная схе-. 25 ма блока управления; на фиг. 8 — схема блока формирования временной диаграммы.

Буферное запоминающее устройство (фиг. 1) содержит накопитель 1, со- ЗО стоящий из блоков 2 памяти, регист,ры 3 входных данных, дополнительные регистры 3> входных данных, регистРы 4 адресов записи, регистры 5 адресов регенерации, шинные формирователи 6, счетчик 7 адресов записи, счетчик 8 адресов считывания, счетчик 9 адресов регенерации, формирователь 10 сигналов записи, формирователь 11 сигналов считывания, блок 12 40 приоритета, блок 13 анализа заполнения памяти, блок 14 управления, регистры 15 выходных данных, адресные информационные входы 16 накопителя, РаспреДелитель 17 входных данных и 15 распределитель 18 выходных данных.

Блок 2 памяти содержит матрицу 19 памяти и блок 20 формирования временной диаграммы. Накопитель 1,имеет входы 21 управления и входы-выхо- 50

1 ды 22 блоков 2 памяти.

Кроме того, устройство включает входы 23 и 24 регистров 3, информационные входы 25 устройства, входы 26

Регистров 3 и выходы 27 распределите- 55 ля 17, управляющий вход 28 устройства, на который поступает сигнал сопровождения информации, входы 29 регистров 3, на которые поступают сиг2 налы управления выдачей информации, выходы 30 и 31 регистров 3, вход 32 счетчика 7, выход 33 блока 14 управления, выход .34 блока 14, выходы 35 регистров 4, входы 36 регистров 4, на которые поступают сигналы управления приемом и выдачей информации с блока 14, выходы 37 регистров 4, вход 38 счетчика 9,выход 39 блока 14, выход 40 счетчика 9, выходы 41 и 42 регистров. 5, выход 43 блока 14, выходы 44 регистров 5, входы 45 и 46 шинных формирователей 6, выходы 47 блока 44, входы 48 формирователей 6, входы 49 и 50 регистров 15, выходы 51 распределителя 18, управляющий вход 52 устройства (сигнал требования данных), вход 53 регистров 15, выход 54 блока 14, информационные выходы 55 регистров 5, вход 56 счетчика 8, выход 57 блока 14, управляющие входы 58 и 59 устройства, на которые поступают сигналы сопровождения информации и сигналы требования выдачи данных соответственно, выходы 60 и.61 формирователей 10 и 11, входы 62, 63 и 64, 65 блоков 13 и 12 соответственно, I вход 66 блока 12 на который поступает сигнал регенерации с блока 14, выходы 67 и 68 блока 12, входы 69 и

70 блока 14, управляющий вход 71 устройства (сигнал начала телевизионного кадра), выходы 72 и 73 блока 13, входы 74 и 75 блока 12 и управляющий выход 76 устройства (сигнал пропуска телевизионного кадра).

Блок 13 анализа заполнения памяти (фиг. 2) содержит реверсивный двоичный счетчик 77, сумматоры 78 и 79, регистр 80 хранения максимального ад-. адреса накопителя 1, регистр 81 хранения среднего значения числа слов телевизионного кадра, формирователь 82 сигнала запрета записи, формирователь 83 сигнала считывания, элемент

И-HE 84, выход 85 счетчика 77, входы 86 и 87 формирователя 83 и сумматора 78 соответственно, вход 88 сумматора, выходы 89 регистра 80, выходы 90 и 91 сумматора 78, входы 92 и

93 формирователя 82 и сумматора 79 соответственно, вход 94 сумматора 79, выход 95 регистра 81, выход 96 сумматора 79 и вход 97 элемента И-НЕ 84.

Формирователь 10 сигналов записи (фиг. За) содержит делитель 98 частоты с коэффициентом деления 32 и триг1287238 гер 99, а формирователь ll сигналов считывания (фиг. Зб) — делитель 100 частоты, триггер 101, элемент 2 †ИЛИНЕ 102 и элемент 2И-НЕ 103.

Pаспределитель 18 выходных данных (фиг. 4) содержит счетчики !04 и 105, дешифраторы 106 и 107, элементы 2ИНЕ 108- 110.

Распределитель 17 входных данных (фиг. 5) содержит счетчики 111 и 112, to дешифраторы 113-116, элементы И вЂ” НЕ 117120 и элементы НЕ 121-123.

Блок 12 приоритета (фиг. 6) содержит элементы И-НЕ 124-127. Наивысшим приоритетом обладает режим регенерации, затем записи и считывания.

Блок управления (фиг. 7) содержит блок 128, состоящий из узла выработки обращения к накопителю, блок 129 выработки управляющих сигналов, 20 блок 130 управления шинными формирователями, блок 131 управления счет чиком адресов записи, блок 132 управления регистрами и блок 133 управления регистрами адресов регенерации, Блок управления предназначен для выработки временных диаграмм, управляющих работой всего устройства.

Блок 20 формирования временной диаграммы (фиг. 8) содержит шинные формирователи 134-137, регистры 138 и 139, элементы И-НЕ 140-15! и блоки 152-154 задержки.

Устройство может работать в режиме записи, считывания и регенерации.

Режим записи обеспечивает после30

К Т, и ) — —, (!)

2Тин Р мин где Т вЂ” период записи информации в запоминающее устройство;

Т„„ „- минимальный период повтореину мин ния поступления информации;

К вЂ” коэффициент повторения периодов. 55

Для накопителей динамического типа коэффициент повторения периодов равен минимально трем (записи, считыванию и регенерации), для накопитедовательное циклическое заполнение информацией всего накопителя 1 начиная с 0-ro адреса до n — 1 †адреса 40 с последующим переходом с n — 1-гоадреса в 0-й и т.д..

Информация, записываемая в накопитель 1, предварительно накапливается в одной из половин регистров 3. 45 . Количество регистров 3 выбирают из условия лей статического типа — двум (записи и считыванию).

Преобразуя периоды записи и поступления информации через частоту, получают

2п ин мак К,Т„ (2)

Из выражения (2) видно, что частота накопителя в этом случае увеличится в 2п/К раз.

Режим считывания обеспечивает считывание информации из накопителя в порядке .поступления и выдачи ее в ререгистры 15, из которых информация побайтно по запросу (например, магнитного ленточного накопителя) передается ему.

Режим регенерации обеспечивает обращение к каждой строке матрицы 19 памяти через каждые 2 мс, С информационных входов 25 поступает информация побайтно о полном телевизионном кадре с учетом реализации алгоритмов сокращения информационной избыточности, причем вначале последовательно заполняются регистры 3 с входами 23. Последовательность заполнения буферных входных регистров 3 обеспечивается распределителем 17, выдающим «а выходах 27. сигналы, позволяющие побайтно заполнять регистры. Распределитель 17 изменяет свое состояние под действием сигнала сопровождения информации на входе 28. Как только произойдет заполнение и буферных входных регистров, что соответствует количеству байтов N = 2n, формирователь 10 вырабатывает сигнал занесения информации в накопитель 1, который с выхода 60 поступает на вход 63 блока 12.

С выхода 67 выдается сигнал ЗП1, поступающий на вход 69 блока 14. Последний вырабатывает сигналы, поступающие на входы 36 и регистров 4 и входы 29 п регистров 3, а также управляющие сигналы на входы 21 накопителя 1. Под действием этих сигналов, выходы 37 регистров 4 подключаются соответствующим адресно-информационным линиям, по которым передается соответствующий адрес в блоки 2 памяти накопителя 1. После передачи адреса выходы 37 регистров 4 отключаются. Поступает сигнал на вход 29 регистров 3, под действием которого выходы 30 регистров 3 подключаются к

5 128 соответствующим адресно-информационным линиям, по которым передается информация, принятая с входов 25. После передачи информации (чисел) п регистров 3 и и регистров 4 обнуляются.

Счетчик 7 увеличивает свое значение на единицу под действием сигнала (+1АЗП), поступающего с выхода 33 блока 14. После изменения состояния счетчика 7 на единицу с блока 14 на входы 36 регистров 4 поступает сигнал, переписывающий значения адреса чисел со счетчика 7 в регистр 4.

Пока с первых и регистров 3 переписывается информация в накопитель I, во вторые и регистров 3 записывается информация, поступающая с входов 25, причем время заполнения регистров 3 выбирают исходя из времени, необходимого для считывания и регенерации информации.

При заполнении вторых п регистров.3 информацией формирователь 10 вырабатывает сигнал записи, который поступает на вход 63 блока 12 приоритета„ с выхода которого сигнал подается в блок 14. Последний выдает сигналы на выходы 36, подключающие выходы 37 регистров 4 к соответствующим входам-выходам 16, по которым передается адрес записи чисел, а на входы 29 вторых и регистров 3 поступают сигналы, подключающие выходы 31 к соответствующим входам-выходам 16.

По адресно-информационным линиям в и блоков 2 памяти накопителя 1 передаются соответствующие адреса и информация, которая должна быть записа— на в матрицы 19 памяти по этим адресам. После занесения информации вторые и регистров 3 и и регистров 4 обнуляются.

7238 6

30 ные по запросу терминала, поступающего на вход 52 распределителя 18.

Режим регенерации предназначен для обновления информации. Регенерация информации осуществляется путем

З5 обращения к каждой строке не реже через каждые 2 мс (1 мс) . Весь временной период между регенерациями разделен на число строк, получаются отдельные промежутки времени. Регене

gp рация к каждой строке происходит через равные промежутки времени.

5 !

О !

25 формирует импульсы обращения к накопителю. На выходы 46 с блока 14 поступают сигналы, подключающие выходы счетчика 8 через соответствующие входы 48 формирователей 6 и выходы 45 к адресно-информационным входам-выходам 16. Соответствующее значение адреса с шинных формирователей поступает на входы-выходы 22 блоков 2 памяти накопителя !. Информация по данному адресу считывается с накопителя 1 и поступает на адресно-информационные входы- выходы,на управляющие входы 46 с блока 14 поступают сигналы, подключающие входы-выходы 45 к входам 49 регистров 15. На вход 53 с выхода 54 блока !4 поступают сигналы приема информации в регистры 15.

В момент передачи информации из накопителя блоком 14 вырабатывается на выходе 57 блока 14 импульс +1 АС 4, поступающий на вход 56 счетчика 8 и увеличивающий его значение на единицу. Выходы регистров 15 объединяются, поэтому выход 55 будет состоять из восьми шин.

Подключение регистров 15 к входамвыходам осуществляется под действием распределителя 18, который выдает данСчет .ик 7 увеличивает свое значение на единицу под действием сигнала (+1 АЗП), поступающего с блока 14.

Изменение счетчика 7 происходит одновременно с выдачей адреса регистрами 4 адреса записи чисел. Переписывание адреса счетчиков 7 в регистры 4 происходит в промежутке времесоответствующем записи информа» ции в накопитель

В режиме считываний при наличии сигнала СЧ, вырабатываемого формиро— вателем 11, на выходе 61 формируется сигнал, поступающий на вход 65 блока 12. С блока f2 сигнал подается на вход 70 блока 14. Последний

Сигнал регенерации вырабатывается блоком 14 и по нему происходит обращение к накопителю 1, по сигналу с выхода 43 блока 14 на вход 42 регистров регенерации поступает сигнал, подключающий выходы 44 к адресно-информационным входам-выходам 16. Адреса через входы-выходы 22 поступают в соответствующие блоки 2 памяти.

Одновременно с выдачей адреса с регистров 5 с выхода .39 блока 14 на вход 38 поступает сигнал +l Per, увеличивающий значение счетчика 9 на единицу. После того, как адрес с регистров регенерации будет снят, с блока управления на входы 42 поступает сигнал, переписывающий адрес счет1287238

7 чика регенерации в регистры 5.

При рассмотрении режимов работы буферного запоминающего устройства не учитывалась достаточность ячеек памяти для размещения полного телеви- 5 зионного кадра при реализации алгоритмов сокращения информационной из«быточности без учета информационного переполнения или опустошения накопителя 1. Для этой цели в устройство t0 введен блок 13 анализа заполнения памяти. На входы 62 и 64 двоичного реверсивного счетчика 77 поступают сигналы записи ЗП и считывания СЧ с формирователей 10 и 11, причем при по- t5 ступлении сигнала ЗП счетчик 77 увеличивает свое значение на единицу, а при поступлении СЧ вЂ” уменьшает на единицу. На выходе 85 счетчика 77 в любой момент времени зафиксировано 20 количество ячеек, занятых текущей информацией. Начальная установка счетчика 77 осуществляется под действием I сигнала НУ, вырабатываемого блоком управления. Начальная установка осуществляется в момент подачи питания на буферное запоминающее устройство.

Выход 85 счетчика 77 соединен с формирователем 83,предназначенным для запрета обращения к памяти при ее З0 полной очистке. Формирователь 83 состоит иэ элемента И-НЕ. Как только счетчик установится в нулевое состояние, на выходе появляется сигнал

ЗАП СЧ, который поступает на блок 12 35 приоритета и запрещает считывание информации из накопителя 1 ° Выход 85 счетчика 77 связан также с первым входом 87 сумматора 78, на второй вход которого поступает информация о 40 максимальном адресе с выхода регистра 80.

Регистр 81 предназначен для хранения числа слов (N), необходимых для размещения в памяти.

TK

К С где Т вЂ” период действия телевизик онного кадра; 50

К вЂ” средний коэффициент сокрас щения избыточности;

С вЂ” количество байтов в слове.

Сумматор 79 выполнен аналогично сумматору 78. Выход 96 является выходом знакового разряда. Если на выходе знак "0", то не произойдет переполнения, если !", то произойдет переполнение памяти.

При поступлении на вход 97 элемента И вЂ” НЕ 84 знака числа "1" и сигнала НТК (начало телевизионного кадра) на вход 71 на выходе 76 формируется сигнал ПТК (пропуск телевизионного кадра).

Таким образом, принцип работы блока 13 анализа заполнения памяти ососнован на том, что в момент прихода сигнала НТК на сумматор 78 происходит определение количества свободных чисел Ч, в памяти: где А — максимальное значение адре кс са.или максимальное количество чисел памяти, хранящихся в регистре 80;

А — текущее значение количест1 ва длин памяти, занятых под хранение кадра, поступающее со счетчика 7?.

На сумматоре 77 происходит определение достаточности или недостаточности ячеек памяти для размещения телевизионного кадра с учетом сокращения информационной избыточности: р

= Ч вЂ” Ч где Ч вЂ” количество ячеек памяти, не-. обходимых для размещения телевизионного кадра с учетом информационной избыточности и выдачи чисел терминалу

К, Ч = — +L.

Кс где Ко — количество байтов полного телевизионного кадра;

К вЂ” коэффициент сокращения избыточности (10-50); — число считывания чисел из накопителя 1 за время действия кадра с где „ — время действия (период) одного телевизионного кадра; — время, необходимое для принятия одного числа терминалом.

Под числом понимают информацию, записанную по одному адресу в нако- ° питель 1.

На выходе 96 сумматора 79 формиIt I I руется сигнал в знаковом разряде 0 если ячеек достаточно для размещения кадра, и "1", если ячеек для размещения телевизионного кадра недостаточно. Прн поступлении этого сигнала на элемент И-НЕ 84 на второй

1287238 !0

Выдача информации при считывании осуществляется подачей считанной информации с матрицы !9 памяти, поступающей на входы шинных формирователей 134-!37, на управляющих входах

ВК и УВ которых формируется сигнал

tI 0tl и з о б р е т е и и я

Формула

9 вход поступает сигнал НТК. При недо статочности ячеек на выходе элемента И вЂ” HE84 формируется сигнал ПТК, пропускающий телевизионный кадр.

Формирователь 10 сигналов записи работает следующим образом.

На вход 58 делителя 98 частоты по ступает сигнал сопровождения информации, На выходе А2 счетчика появляется каждый 32 импульс отрицательной 10 полярности ЗАИ ЗУ, поступающий:на установочный вход триггера, устанавливая его в состояние ЗП (запись). На вход сброса триггера поступает сигнал Сбр ЗП по окончании записи числа 15 в накопитель I.

Формирователь 11 сигналов чтения работает следующим образом.

На вход 59 делителя 100 частоты

Поступает сигнал терминала, под дей- 20 ствием которого делитель 100 меняет свое состояние. На выходе.А2 появляется отрицательный сигнал. через ка;кдые 32 импульса. На первый вход элемента ИЛИ-НЕ-И 102 поступает сигнал

НУ (неначальная установка), на второй — сигнал с выхода А2 делите-. ля 100. Выход элемента 102 соединен с входом элемента 2И-НЕ 103, выход которого связан с одним входом триг- 30 гера 101, устанавливая его в состояние "1" (ЧТ). По окончании чтения чисел из накопителя 1 из блока 14 управления поступает сигнал Сбр ЧТ, устанавливающий триггер 101 в исходное состояние.

Блок 20 формирователя временной диаграммы работает следующим образом. 40

С адресно-информационных входоввыходов 16 адрес обращения к ячейке памяти поступает на входы 22 шинных формирователей 134-137. При этом для

Управления режимом работы формирователями на их входы ВК подается логический "0", а на У — "1". С вы ходов шинных формирователей адрес записи или чтения числа поступает на входы многорежимных буферных регист- gp ров 138 и 139, выходы которых ббъедииены, управление занесением адреса

В регистры 138 и 139 осуществляется

° под действием сигнала Сl, формируемого блоком 150 задержки и элементами И 146 и 147. Выдача адреса осуЩествляется под действием сигналов

ЗА1 и ЗА2, формируемых блоком задержки.

Ввод данных при записи осуществляется также как и при записи адреса числа, отличие. заключается в том, что число не з аносится в регистры 138 и 139.

Буферное запоминающее устройство, содержащее блоки памяти, управляющие входы которых подключены к выходам группы блока управления, регистры входных данных, выходы которых подключены к входам-выходам .соответствующих блоков памяти, входы регистров входных данных являются информацион-. ными входами устройства, регистры выходных данных, управляющие входы которых подключены к первому выходу блока управления, выходы регистров выходных данных являются информационными выходами устройства, выходы счетчика адресов записи, счетчика адресов считывания и счетчика адресов регенерации подключены соответственно к второму, третьему и четвертому выходам блока управления, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения области применения за счет контроля заполнения памяти, оно содержит регистры адресов записи, регистры адресов регенерации, шинные формирователи, блок приоритета, формирователь сигналов считывания, формирователь сигналов записи, блок анализа заполнения памяти, распределитель входных данных, распределитель выходных данных и дополнительные регистры входных данных, выходы которых подключены к выходам соответствующих регистров входных данных и к информационным входам первых групп соответствующих шинных формирователей, выходы которых подключены к информационным входам соответствующих регистров выходных данных, управляющие входы группы которых подключены к выходам распределителя выходных данных, вход которого является первым управляющим входом устройства, выходы счетчика адре128723

11 сов регенерации подключены к информационным, входам регистров адресов регенерации, выходы которых подключены к входам-выходам соответствующих блоков памяти, выходы счетчика адресов записи подключены к информационным входам регистров адресов записи, вьцюды которых подключен к входам выходам соответствующих. блоков памяти, управляюп1ие входы группы регистров входных данных и дополнительных регистров входных данных подключены к выходам распределителя входных данных, вход которого является вторым упра пяющим входом уст- 15 ройства, выходы счетчика адресов считывания подключены к информационным входам вторых групп шинных формирователей, управляющие входы которых подключены к пятому выходу блока управления, шестой и седьмой выходы которых подключены к управляющим входам соответственно регистров адресов регенерации и регистров адресов sanucu, управляющие входы регистров входных данных и дополнительных регистров входных данных подключены к

12 восьмому выходу блока управления, первый вход которого является третьим управляющим входом устройства, первый вход блока приоритета подключен к первому входу блока анализа заполнения памяти и к выходу формирователя сигналов записи, вход которого является четвертым управляющим входом устройства, второй вход блока приоритетов подключен к второму входу блока анализа заполнения памяти и к выходу формирозателя сигналов считывания, вход которого является пятым управляющим входом устройства, третий и четвертый входы блока приоритета подключены соответственно к первому и второму выходам блока анализа заполнения памяти, третий выход и третий вход которого являются соответственно управляющим выходом и шестым управляющим входом устройства, первый и второй выходы блока приоритета подключены соответственно к второму и третретьему входам блока управления, девятый выход которого подключен к пятому входу блока приоритета.

1287218

l287238

Фиа4

1287238

1287238

47

5 7

1 287 238

22

22 РУГ. 8

ВНИИПИ Заказ 7724/56 Тираж 589 Подписное

Произв.-полигр. пр-тие, r. Ужгород, ул. Проектная, 4