Устройство для декодирования линейных кодов

Устройство для декодирования линейных кодов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Его использование в системах обработки и передачи цифровой информации позволяет повысить достоверность декодируемой информации и быстродействие устройства, которое содержит буферный накопитель 1, сумматор 2, блок 3 вычисления синдромов, дешифратор 4 нуля и вычислитель 5 локаторов и значений ошибок . Благодаря введению блока 7 внесения поправок и блока 6 выбора режима , а также соответствующего выполнения вычислителя 5 обеспечивается формирование сигнала отказа от декодирования в случае неисправимых ошибок , а также сокращение времени вычисления поправок, 4 з.п.ф-лы, 6 ил., 1 табл.

СОЕЗ СОВЕТСКИХ

СОЩЕЛИСТИЧЕСНИХ

РЕСПУБЛИН

«9< Ы3 «« (A) 4 Н 03 М 13/02 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР .,О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 <, 3952381/24-24 (22) 13.0 ..85 (46) 30.01. 87. Бюл. 11< 4 (72) Ю. П. Пятошин, А, Ю. Ермаков, В, А. Тузиков, В. А. Зиновьев, В, Г. Ивочкин и В. И. Иурыгин (53) 681.325(088.8) (56) Патент США У 4142174, кл. G 06 F 11/12, опубл, 27.02,79, Авторское свидетельство СССР

Р 1?16832, кл. Н 03 М 13/02, 07.07.84. (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

ЛИНЕЙНЫХ КОДОВ (57) Изобретение относится к вычислительной технике. его использование в системах обработки и передачи цифровой информации позволяет повысить достоверность декодируемой информации и быстродействие устройства, которое содержит буферный накопитель

1, сумматор 2, блок 3 вычисления синдромов, дешифратор 4 нуля и вычислитель 5 локаторов и значений ошибок, Благодаря введению блока 7 внесения поправок и блока 6 выбора режима, а также соответствующего выполнения вычислителя 5 обеспечивается формирование сигнала отказа от декодирования в случае неисправимых ошибок, а также сокращение времени вы- д чнсления поправок. 4 з.п.ф-лы, 6 ил., табл.

) 2872

Изобретение относится к вычислительной технике и может быть кс— пользовано в системах обработки к передачи цифровой информапки.

Цель изобретения — повышение достоверности декодирования информации и быстродействия устройства.

На фиг. 1 изображена блок-схема устройства для декодирования линейных кодов; на фиг. 2 — функциональная l0 схема вычислителя локаторов и значений ошибок; на фиг. 3 — функциональ— ная схема блока выбора режима", на фиг. 4 — функциональная схема олока внесения поправок, на фиг. 5 — схема блока управления; на фиг, б — схема второго преобразователя кодов в вычислителе локаторов и значений сшибок.

Устройство дпя декодирования лк- 20 нейных кодов содержит буферный накопитель 1, сумматор 2, блок 3 вычисления синдромов, дешифратор 4 нуля, вычислитель 5 локаторов и значений ошибок, блок 6 выбора режима и блок

7 внесения поправок. На фиг. 1 обозначены также информационные входы

8, тактовый и управляющий входы 9 и

10, первые и вторые выходы ll к 12.

Буферный накопитель 1 предназначен для задержки входньгх символов на требуемое число тактов и может быть выполнен на m рpа з31рIIяIдных параллельных регистрах, где тп — разрядность ск лво-.ла входного кода. 35

Сумматор 2 является сумматором в иоле Галуа C F (2 ).

Блок 3 выччсления синдромов осуществляет определение синдромов ошибок

40 во входном слове в соответствии с проверочными урйвнениямк используемого кода. Блок 3 может быть выполнен на пар ллельных регистрах с суммато-рами по модулю два,.включенными в цепи обратной связи этих регистров„

Дешифратор 4 нуля кндицкрует отсутствие ошибок во входном слоне (paяен— ство всех синдромов нулю) к представляет собой элемент ИЛИ, / /

Вычислитель 5 локаторов к значений ошибок для случая кода Рида-Соломона (15, 11) выполнен (фиг. 2, на. первом— седьмом ключах 13-19, блоке 20 памяти, первом — четвертом перемножитe-лях 21-24, первом, втором и третьем сумматорах 25-27, первом к втором преобразователях 28 и 29 кода и блоке

30 управления, На фиг. 2 обозначены (j "/ 2 .:cpëые — четвертые информационные входы 31-34, контрольный, управляющий к тактовый входы 35 37, пергые, вторые, третьи и четвертый выходы 38/ )

Блок б выбора режима служит для формирования сигнала отказа от деко;:;крованкя в случае неисправимых ошибок к выполнен (фиг, 3,) на сумматоре

42 и -.ðêããåpå 43, На фиг, 3 обозначены первые и второй входы 44 и 45 и выходы 46.

Блок 7 внесения поправок формирует

cIlIналы, с помощью которых производится исправление ошибок. Этот блок

/ у фиг, 4) выполнен на ключе 47 элементе 48 сравнения и генераторе 49 элементов поля Галуа, На фиг. 4 обо- í;I÷eíbI первые и вторые информационные входы 50 и 51, тактовый вход 52 к выходы 53.

В вычислителе 5 перемножктели 71—

24 и сумматоры 25-2? осуществляют соответствующие операции в поле Галуа (2 ), Блок 30 управления включает в себя (фиг, 5) )распределитель 54 импульсов, счетчик 55, триггер 56, элемент 57 ИЛИ к четвертый 58 П, На фиг, 5 обозначены первые, второй,, третий и четвертый входы 59-.62 и выходы 63 блока 30, Первый преобразователь 28 кода осуществляет получение обратчого элемента ж поля Галуа, еслк на его входы поступает код М. . Блок

20 памяти BblllQëíåí на ОЗУ, преобразователь 28 кода к распределитель 54 имI пульсон выполнены на постоянных эапомкнающих уròðîéñòÿàõ (ПЗУ), Второй преобразователь 29 кода (фиг. 6) выполнен иа сумматорах 6 по модулю дяа, В блоке 6 выбора режима сумматор

-42 осуществляет суммирование по модулю два разрядов, поступающих на его входы, В блоке 7 внесения поправок генератор 49 элементов поля Галуа выпслпен на кольцевом регистре сдвиг"-. c сумматором по модулю два, Работу устройства опишем -.:а примере декодирования кода Рида-Соломона /,)5, ll) над полем Галуа С.,У (2 ), % и-.ïðàíëÿâùel.о две ошибки. В дальнейшем считаем, что тактовая синхронизация установлена и тактовая синхросетка поступает на тактовый вход 9

-;/ тройства, Ы 1 1!

М мз 1

4 0

5 о 6 а 0

Ы 1 о О

oL 0 сс 0

cL 1 Ф

0 0

0 0

О

О 1

0 0

Представлен..з этого поля Галуа

С I (2 ) в вчде двоичных линейных т комбинаций ро нормальному базису с6, 4 приведен ниже °

1287297. с + ч

15 д So -3 + 1 д (2) Э 12 с

2 h, (3) 20 Заменой переменного х = z 6, получакл квадратное уравнение

z +z+a=0

> (4) где а = 6/б,,(a a= (а, а,„а, a a)).

Если это уравнение имеет решения в поле Галуа С Е (2 ), то эти решения

4 записываются следующим образом: г = (О, а,, а, +а„, a,+a. +а );

1 +

Найдя zt, определяем локаторы ошибок (5) (б) 35 х, = u, z„;, х =х +6

2 1 нятом слове нот «иибок, если нсе синдромы S (i = 0,3) равны нулю.

Вычислитель 5 работает по следуюшему алгоритму вля кода Ряда-Соломона, исправляющего две ошибки.

Вычисляется Л = Я b2 + 0 (1)

Если Д = О, то произошла одна ошибка, причем значение ошибки у равно Г, а о локатор ошибки х равен S,/S

10 Если д О, то вычисляются значения коэдФициентов полинома локаторов ошибок 6 (х) = х2 +б, х +6, корнями которого являются локаторы ошибок о

Разложение поля Галуа С,Р (2 ) по нормальному базису удобно тем, что крайне просто производится вознеде- 40 ние в квадрат циклическим сдвигом

3 э 2 вправо, например: д = 1101 (й ) = 1110 (м. ) =м"= 01» ()

= = м = 1011, Устройство работает следующим 45 образом.

Сигналы символов кодового слова поступают на информационные входы буферного накопителя 1 и блока 3 вычисления синдромов. Блок 3 вычисляет по принятому слону четыре синдрома S Ä

S S S каждый из которых являетг

4 ся элементом поля Галуа С Е (2 ) .

Сигналы синдромов поступают на входы вычислителя 5 и дешифратора 4 нуля, который проверяет равенство всех синдромов нулю и вырабатывает сигнал, свидетельствующий о том, что в приОпределяем значения ошибок к„» +, s.», . s

»» (7) х, +х. 6

S х + S(S()x„+ S> U 18) х, + х, 6, Операция деления реализуется в вычислителе 5 преобразователем 28, определяющим обратныи элемент в поле

Галуа, и перемножителем 24, осуществляюшим умножение на обратный элемент, определенный преобразователем 28.

Операция определения корня кнадг ратного уравнения г + z + a = 0 осуществляется преобразователем 29, Вычислитель 5 реализует алгоритм декодирования за шесть тактов декодирования.

1 >

На первсум такте декодирования на первые входы перемпожителя 23 подают сигнал с синдрома,":, на вторые входы — сигнал Б . Сигнал произведения

Бо Б2 с выходов перемножителя 23 ï Iдают на Входы сумматора 26, на вторые входы которого приходит сигнал

Б, что Обеспечивается соответст-1 вующей коммутацией разрядов. Вторьгх входов 32.

Таким образом, на выходе сумматора 11 образован сигнал L, который анализируется на равенство нулю блоком 30 управления.

В случае одной ошибки (й =: 0) блок 30 управления вырабатывает сигнал записи в блок 20 памяти значения ошибки у = S и вырабатывает также сигналы управления ключами 16-18, так что на выход ключа 17 проходит сигнал S.q с блока 3 вычисления синдромов, на выход ключа 19 проходит сигнал с выхода преобразователя 28, на вьгход ключа 18 проходит сигнал с блока 3 вычисления синдромов. Таким образом, на входы перемножителя 24 приходят сигнал S с выхода ключа 17

-1

I и сигнал (Б ) с выхода ключа 19„ о и на выходах перемножителя ?4 обгуазуется сигнал локатора ошибки х = Б /Г

Оу который на втором такте декодирования записывается в блок 20 памяти по сигналу блока 30 управления.

Если сигнал О, то вычислитель

5 реализует алгоритм декодирования по пп 2-5 формулы.

На первом также вычисляют величину (3, . На перВые ВхОДы перемнОгкителя

2l подают сигнал S,,а на вторые д > его входы через ключ 13 подают сигнал S>. На первые входы перемножите-. ля 22 приходит сигнал S, на вторые входы — сигнал $2 через ключ 14, Сигналы произведений S > S > и Б, х х Б с выходов перемножителя 21 и

22 через ключи 15 и 16 подают на входы сумматора 25, с выходов которого полученный сигнал суммы . х х S> + Б, Б, через ключ !7 пос.тупает на первые входы перемножителя 24, На вторые входы перемножителя 24 через ключ 19 подают сигнал с Выходов преобразователя 28, причем сигнал поступает на входы преобразователя

28 через ключ 18 с Выходов сумматора 26..

С выходов перемйожителя 24 снимают сигналQ — (Б + .>з -> . <". > i/»

8 /?9 7

6 ,с>вись;вают -паче»не й> в блок 20 памяти .

Ня Втором тактР дРкОдирования вы

-гпсляют величину б2 . при этом ключи я 15 переключаются, и на входы перемножителя 22 приходит сигнал Б, че3

p,"å . к. юч 14, а на входы сумматора 25— сигнал Б через ключ 15, На выходах

Z сумматора 25 получают величину Б> х

10 i "- + "., а на выходах перемножятеля > г >" >" З 2 .>

24 — значение б (Б ".. + Б )/гг которое записывают в блок 20 памяти.

На третьем такте декодирования вычисляют величину

z, =. (0, а,, е,+а, в.,+ а+а ), При этом с выхода блока ?О памяти на первые входы перемножителя 24 че20 рсз ключ 17 проходит сигнал о а

2. > на входы преобразователя 28 через

Ч ключ 18 поступает сигнал 6, . С выходов перемножятеля ?4 величина а

= С /б, поступает на входы преобразователя 29, на выходах которого получают ве.:;-;IHH z!, которую и записывают в блок 20 памяти, На четвертом такте декодирования находят локаторы ошибок х, я х, . Нри

„ этом с Выходов блока 20 памя>и через

f ключ 1у на первые входы перемножителя 24 проходит сигнал к,, а на вторые его входы через ключ 19 проходит сигнал Q с Вьгходов блока 20 памяти, С выходов перемножителя 24 сигнал

35 х, = G„. z., поступает на входы блока

20 памяти и на входы сумматора 27,„ на другие входы которого с выходов блока

20 памяти подают сигнал б, . Таким

„, обра ом гга выходах сумматора 27 получают значение Х2 = х„ + б, . Значения х, и xz записывают в блок 20 памяти.

На пятом такте декодирования определяют значение ошибки у1. При этом с: выхода блока 20 памяти через ключ

13 на входы перемножителя 21 подах>т сигнал х, на входы преобразователя

28 через ключ 18 — сигнал G а на входы сумматора 25 — сигнал Б,. 1Q".þ÷ 0

15 пропускает на другие входы су1гматора 25 сигнал с выходов перемножите— ля 2!,, на входы перемножителя 24 проходя". сигналы с выходов сумматора 25 черо: ключ 17 и с выходов преобразоват уя 28 через ключ 18. В результате . а выходах перемножителя 24 > ;.òó÷àþò

Sr + Б .»-.;.чение у — —,. Зто з;ачение б, заггисывается в блок 20 памяти, 7 12

На шестом такте декодирования оп-| ределяют значение ошибки у .

При этом ключ 13 пропускает с выходов блока 20 памяти на входы перемножителя 21 сигнал х, и на выходах перемножителя 24 получают значение ох +

6 которое записывают

1 в блок 20 памяти.

Таким образом, за шесть тактов декодирования вычислитель 5 определяет локаторы ошибок х, и х и значения ошибок у, и у которых достаточно для коррекции символов принятого кодового слова, Коррекция осуществляется блоком

7 внесения поправок, который работает следующим образом.

На входы сумматора 2 подают задержанные символы принятого слова с выхода накопителя 1. Одновременно с приходом каждого задержанного символа принятого слова генератор 49 элементов поля Галуа формирует локатор этого символа, и этот локатор поступает на входы элемента 48 сравнения, на вторые входы которо-о подают определенные вычислителем 5 локаторы ошибок. Элемент 48 формирует сигнал управления ключом 47 при совпадении локатора ошибок с локатором символа принятого слова. Ключ 47 при этом пропускает сигнал значения ошибки, который подают на его информационные входы с вычислителя 5,,на вторые входы сумматора 2. Сумматор 2 формирует скорректированное значение символов, которые посту-— пают на выходы 11 устройства.

Блок управления 30 вычислителя

5 работает следующим образом, По стартовому импульсу с входа

61, поступающему на Я-вход триггера

56, последний устанавливается в единицу и открывает элемент 58 И, при этом тактовая синхросетка через открытый элемент 58 И поступает на счетный вход счетчика 55, который формирует три разряда адреса ПЗУ, на котором выполнен распределитель

54 импульсов. Четвертый и пятый адресные разряды, поступающие на адресный входы этого ПЗУ с выхода элемента 57 ИЛИ и со входа 60, определяют режим формирования сигналов уп-. равления и тем самым режим работы вычислителя 5.

Если в принятом слове ноль ошибок, то на четвертом и пятом адресных

87297 8

5

30 входах распределителя 54 устанавливается комбинация !О и на выходы

53 выдаются определенные для этого режима сигналы управления, Если в принятом слове одна ошибка, то на четвертом и пятом адресных входах распределителя 54 устанавливается комбинация 01 и на выходы

63 выдаются в течение двух тактов два определенных для этого режима сигналы управления.

Если в принятом слове более одной ошибки, то на четвертом и пятом адресных входах распределителя 51 устанавливается комбинация 11 и на выходы

63 выдаются в течение шести тактов шесть определенных для этого режима символов управления.

Б момент заполнения счетчика 55 в нем формируется и выдается сигнал, поступающий на H-вход триггера 56.

При этом триггер 56 перебрасывается в состояние нуль и блокирует поступление тактовой синхросетки на вход," счетчика 55. Счетчик 55 при этом автоматически обнуляется.

Работа блока 6 выбора режима основана на том, что квадратное уравнение вида z + z + а = О имеет решение

m в поле Галуа С F (2 ) тогда и только тогда, когда t „ (a) = О, где ъ-

t (à) = Х а

1=0

При представлении элементов поля

Галуа С F (? ) в виде разложения по нормальному базису (табл, 1) значение

t „ (a) можно получить, сложив по модулю два все разряды полученного в двоичном представлении на третьем такте декодирования значения а. Это действие осуществляет сумматор 42 по модулю два, причем результат этого действия запоминается триггером 43.

Процедуру декодирования рассмотрим на примере декодирования нулевого кодового слова г (r, r,,,......r ) с о двумя ошибками в нулевой и второй позициях, нулевая позиция символа есть позиция младшего разряда, т.е. это последний приходящий символ слова, причем значение ошибки в нулевой позиции равно М, а во второй позиции о равно <х (табл. 1).

Блок 3 вычисления синдрома определяет сигнал четырех синдромов Sy, S,, Б, S> в соответствии с выражениями

1 87?97

)О

1Ь г ,с

14

;=В

14

Б

i =-r> 4

1; (>1 (1>(", 1" i С(,,1 (7

1ГО

Для данногo примера зпачения ги> лромов равны

Г В. г (. г, 0

Значения синдромов поступают н вычислитель э.

Перемножитель 23 и сумматор 26 определяют значение A = r>c 4 О. Блок

30 управления анализирует значен .е и определяет, что н слове праизГ— шло две ошибки, Иа выходах перемножителя 21 получаем значение Б, 9 о а на выходах перемножителя

22 - значение Б Бг = y, F!a ныхоДах сумматора 25 — значение Б о Бз +

+ Б, "9 = с(. Значение л = М подается на преобразователь 28, с ныхо—

1 дон которого значение ((!.) приходит на входь1 перемножителя ?4,. на вторые входы которого приходит значение

S . : + Ь, Б — Ж . На выходах э перемножителя 24 получается значение э = (S ", + "- - Б )!(i = / -,.

0 Э " 1 2 которое записывается н блок 20 памяти.

Затем ключ 14 пропускает на выходы значение Б>, а ключ 1> — значение

Бг, и на выходах перемножителя 24 получается значение бг = (">-! " .",э +

+ г )/ = (О,, + IO) которое записывается в блок 20 памяти.

Затем ключ 17 пропускает на сваи выходы значение 6 с выходов блока

-2

20 памяти, а ключ 16 — значение G 1

В результате на ныходая перемножите7 ля 24 получают значение а = (52 /F>, г I !4

= с / М = F> . н вице двоичной послеI4 довательности g. = 100 1); и на выходах преобразователя 29 получают значение z, н ниде двоичной последовательности 0001, т.е,. т = F>> . Знав чение z = g, записывают в блок 20

l памяти, и затем через кл10v 1 7 пад;.—— ют на входы перемножителя 24, на вторые входы котарГ го через ключ 19 падают значение 6, = М, В результате на выходах перемнажителя 24 получан8 9 г значение х, = F> z,:-- с Гь = о . к, таран попа Г 1Г я на с (ммато1> 27, иа н 1 р 1>hip нуГ>ды Fro 7 opr>1 Р I ныходГ>Р бл:> к» 20 памяти 1!F>äarr!ò значение <>, 9

Н» ..шкодах сумматора 27 получают о

11!a >ение х, = Г:>, + х, = Г>(. + Г>(., о

7 с -! нзют 17 блок 2(1 паMЯти .

Затем ключ 13 1ропус1ает на выО

ХГ>ды сигнал х = Г>Г с выходов блока

11амяти, и !lа выходах перемножи теля 21 получают значение Б х

Г> g

--.-,,".72." = Г>Г ", которое через ключ 1" п(>оходит на входы сумматора 25, на вторые входы которогс через ключ 16 подают значения Б(. На выходах сумматора ?7 получают значение Б х + в 6 с > 2

=- F>, + g, F @., которое поступает чере", ключ 17 на входы перемножи1еля ?4. На вторые его входы подают через ключ 19 сигнал с выходов пре2(7 абразанателя 28, на входы которого

9 через кгюч !8 подают значение 1>, = М. зыхадов блока 20 памяти. На выходах перемножителя 24 получают значение ог.иб>ки - (,- x + F ) /G — а М вЂ” которое записывают н блок О г 1 a i I H F FF

Затем - а входы перемножителя ?1 через к:1юч 1» подают зн",чение х . I,2

30 при этом на выходах сумматора 25" гаЯ 2 лучают значение - „ . х(+ "(—— I>((>ь

6 >

<-r>L = 4, a на выходах геремнажителя

24 — значение - = (8„x 4 Б ) /6, —;д /м . = y,, которое записывают в блок 20 памяти.

Таким абра.зом, н блоке 20 памяти г

>вписаны локаторы ошибок х, = с и

О 6 д, и -.наче ия ошибок у = Ы и

2 г

Затем символы принятого слова иэ буферного накопителя 1 подают на вход>:1 сумматора 2, а значения локаторов и х, — на входы элемента 48 сравнения а значения ошибок 5 и ;.

1 ° на входы ключа 47, при этом генератор

-"9 элементов поля Галуа вырабатывает локатор символа принятого слова, прахГ>дя(цега FFa .7ерные входы сумматора 2. . !окатор нулевой позиции символа при50

t пятога слона ранен 9 „, нтарой позиг пии — Ф., При совпадении лака-.ора о иу.-егай позиции ГГ со значением х

7, r> сиг11ал с p(lхада элpMpíт а,8 а то крынает ключ 47 для значения у

"г а при совпадении;1окатора второй по7 Г, -и(ии М са значением х, = Гь. — для о зпачени = ъ, Зна -1епия у = сГ с

F1 -. = о " суммир Iся 7:а су. маторе

"28729"

i:..! значениями IIриня Iъ1х символов в о нулевой позиции о, и второй позиции ь, в резуль. ате чего нл выходах 1!

6 устройства получают продекодираваннае слово — нулевое слово. 5

В качестве примера работы блока

6 выбора режима рассмотрим декодирование нулевого слова с ошибками в нулевой, первой и второй позициях, равными сс,, с."., р соответственно.

Значения синдромов в этом случае равны, = сс ; Я, - g. ; Я = М, H = ol

Значения коэффициентов с1, и 6 равны G = сс, 6 = с1с .4 14

Величина а, вычисляемая на третьем

z такте декодирования, равна а = б lб, =

14,7, 8 б

На третьем такте декодирования сумматор 42 по модупю два определяет ве- 20 личину tr (а)

tr (а) =t,r (с ) = а1= 1.

Сигнал величины tr (одаб) запоминается триггером 43, а так как этот сигнал равен логическок единице, он сиг25 нализирует, что комбинация ошибок в принятом слове не может быть продекодирована.

Выходной сигнал триггера 43 поступает на выход !2 устройства. Таким образом повьппается достоверность декодирования принятой информации.

Реализация в вычислителе 5 алгоритма, отличного от процедуры Ченя, сокращает общее время декодирования в 35

1,8 раза.

Формула изобретения

1. Устройство для декодирования 40 линейных кодов, содержащее вычислитель локаторов и значений ошибок, буферный накопитель, выходы которого подключены к соответствующим первым входам сумматора, выходы которо- 45 го являются первыми выходами устройства, информационные входы буферного накопителя объединены с соответствующими информационными входами блока вычисления синдромов и являются информационными входами устройства, выходы блока вычисления синдромов соединены с соответствующими входами дешифратора нуля, тактовые входы буферного накопителя и блока вычисления синдромов объединены и являются тактовым входом устройства, о т— л и ч а ю щ е е с я тем, что, с цел. 1о пс11111п1е11ия l!Ic тавернасти ипфс рмации и 611стрс действ1IH vc Tðñ йстнп, в негo введе1111 611о 1< выбсра режима и б IQI< BHE .cPíèß папр<1вок, выхОДы кОтОрога подключены к соответствующим вторым входам сумматора, выходы блока в1.1числения синдромов соединены с соответствуюп:ими инфармапионными входами вычислителя локаторов и значений оп1ибок, первые и вторые выходы которого подключены к соответствующим информационным входам блока внесения поправок, выход дешифратора нуля соединен с контрольным входом вычислителя локаторов и значений ошибок, третьи и четвертьп1 выходы которого подключены соответственно к первым и второму входам блока выбора режима, тактовые входы блока внесения поправок и вычислителя локаторов и значений ошибок объединены и подключены к тактовому входу устройства, управляющий вход вычислителя локаторов и значений ошибок является управляющим входом устройства, выход блока выбора режима является вторым выходом устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что вычислитель локаторов и значений ошибок выполнен на ключах, блоке памяти, сумматорах, перемножителях, преобразователях кода и блоке управленйя, выходы первого и второго ключей соединены с соответствующими первыми входами соответственно первого и второго перемножителей, выходы которых подключены к соответствующим первым информационным входам соответственно третьего и четвертого ключей, выходы которых подключены соответственно к первым и вторым входам первого сумматора, выходы которого соединены с соответствующими первыми информационными входами пятого ключа, выходы третьего перемножителя подключены к соответствующим первым входам второго сумматора, выходы которого соединены с соответствующими первыми входами блока управления и первыми информа— ционными входами шестого ключа, выходы которого через первый преобразователь кода соединены с соответствующими первыми информационными входами седьмого ключа, выхадь1 пятого и седьмого ключей соединены соответственно с первыми и вторыми входами четвертого перемнажителя, н11хады которого

1281291 подключены непосредственно к соответствующим первым входам третьего сумматора и первым информационным входам блока памяти и через второй преобразователь кода — к вторым информацион5 ным входам блока памяти, первые и вторые выходы которого соединены с соответствующими вторыми информационными входами соответственно первого и пятого ключей, третьи выходы бло- 70 ка памяти соединены с соответствующими вторыми информационными входами шестого и седьмого ключей, четвертые выходы блока памяти подключены к соответствующим вторым входам третьего 75 сумматора, выходы которого соединены с соответствующими третьими информационными входами блока памяти, первый — шестой выходы блока управления соединены с соответствующими управ- 20 ляющими входами блока памяти, второй выход блока управления соединен с управляющими входами второго и третьего ключей, третий вьгход блока управления соединен с первыми управляющими входами пятого и шестого ключей, четвертый выход блока управления соединен с вторым управляющим входом пятого и управляющим входом седьмого ключей, пятый и шестой выходы блока управле- 30 ния соединены соответственно с первым и вторым управляющими входами первого и четвертого, вторым и третьим управляющими входами шестого и третьим и четвертым управляющими входами З5 пятого ключей, четвертые информационные входы блока памяти, вторые информационные входы первого ключа, первые входы третьего перемножителя и третьи ! информационные входы шестого ключа 70 .объединены и являются первыми информационными входами вьгчислителя, вторые входы вторых перемножителя и сумматора, вторые информационные входы четвертого и третьи информационные 45 входы пятого ключей объединены и являются вторыми информационными входами вычислителя, вторые информационные входь второго и третьего ключей и вторые входы третьего пере- 50 множителя объединены и являются третьими информационными входами вычислителя, вторые информационные входы первого и второго ключей объединены и являются четвертыми информационны- 55 ми входами вычислителя, второй, третий и четвертый входы блока управле— ния являются соответственно контрол. .— ным, управляющим и тактовым входами вычислителя, пятые и шестые выходы блока памяти являются соответственно первыми и вторыми выходами вычислителя, выходы четвертого перемножителя и третий выход блока управления являются соответственно третьими и четвертым выходами вычислителя.

3, Устройство по п. 1, о т л и- ч а ю ш е е ". я тем, что блок выбора режима выполнен на триггере и сумматоре по модулю два, выход которого соединен с первым входом триггера, входы сумматора по модулю два и второй вход триггера являются соответственно первыми и вторым входами блока, выход триггера является выходом блока.

Устройство по п, I о т л ич а ю щ е е с я тем, что блок внесения поправок выголнен на ключе, элементе сравнения и генераторе элементов поля Галуа, выходы которого соединены с соответствующими первыми входами элемента сравнения, выход которого соединен с управляющим входом ключа, информационные входы которого и вторые входы элемента сравнения являются соответственно первыми и вторыми информационными входами блока, вход генератора элементов поля

Галуа является тактовым входом блока, выходы ключа являются выходами блока.

5, Устройство по п, 2, о т л ич а ю щ е е с я тем, что блок управления выполнен на распределителе импульсов;.триггере, счетчике, элементе KlIH и элементе И, выход которого соединен с счетным входом счетчика, выходы разрядов которого подключены к соответствующим первым входам распределителя импульсов, выход элемента ИЛИ соединен с вторым входом распределителя импульсов, выход переполнения счетчика соединен с первым входом триггера, выход которого подключен к первому входу элемента И, входы элемента ViJIH, третий вход распределителя импульсов, второй вход элемента И и второй вход триггера являются соответственно первыми, вторьгм, третьим и четвертым входами бло ка, выходы распределителя импульсов являются выходами блока.

1: H ." 97

1 287297

1287297

Составитель О. Тюрина

Редактор Т. Парфенова Техред Л.Сердюкова Корректор С. Шекмар

Заказ 7730/59

Тираж 899 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие> г. Ужгород, ул. Проектная, 4