Устройство для контроля цифровых блоков

Устройство для контроля цифровых блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой технике и может использоваться для контроля блоков ЦВМ, содержащих микропроцессорные БИС. Цель изобретенияповышение достоверности контроля. Устройство содержит блок управления, .блок синхронизации, генератор псевдо- : случайной последовательности, вычислительные блоки, совмещающие функцию генераторов теста сигнатурного анализа , блоки определения входов/выходов, сумматоры по модулю два, блок индикации . Достоверность повышается за счет того, что блоки определения входов/выходов определяют ситуацию, когда значение входа/выхода контролируемого блока в промежутках мелзду тактами контроля изменяет свое состояние. i 4 ил. (Л to 00 оо -Nj

СОЮЗ СОВЕТСНИХ .СОЦИАЛИСТИЧЕСКИХ .

РЕСПУБЛИН

„„Я0„„1288700 (5946 06 F

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3922845/24-24 (22) 05.07.85 (46) 07.02.87. Бюл. Ф 5 (71) Кишиневский политехнический институт им. С.Лазо (72) В.И. Борщевич, В.Д.Щцанов, Е.В.Морщинин и В.В.Сидоренко (53) 681.3(088.8) (56) Авторское свидетельство СССР

9 633019, кл. G 06 F 11/00, 1976.

Авторское свидетельство СССР

9 1037257, кл. G 06 F 11/08, 1982.,(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ

БЛОКОВ (57) Изобретение относится к цифровой технике и может использоваться для контроля блоков ЦВМ; содержащих микропроцессорные БИС. Цель изобретенияповышение достоверности контроля.

Устройство содержит блок управления, .блок синхронизации, генератор псевдослучайной последовательности, вычислительные блоки, совмещающие функцию генераторов теста сигнатурного анализа, блоки определения входов/выходов, сумматоры по модулю два, блох индикации. Достоверность повышается за счет того, что блоки определения входов/выходов определяют ситуацию, когда значение входа/выхода контролируемого блока в промежутках между тактами контроля изменяет свое состояние.

4 ил.

1288700

Изобретение относится к цифровой технике и может использоваться для контроля блоков ЦВМ, содержащих микро-, процессорные БИС, Цель изобретения — повышение дос- 5 товерности контроля.

На фиг. 1 представлена структурная схема устройства на фиг. 2 — схема вычислительного блока; на фиг. 3— схема блока определения входа/выхода,, 10 на фиг. 4 — временные диаграммы работы блока управления °

Устройство содержит вход. 1 пуска блока управления, генератор 2 псевдослучайной последовательности, и блоков 3. 1-3.п определения входов/выходов (и — число входов/выходов контролируемого цифрового блока), и вычислительных блоков 4.1-4.n, N сумматоров 5 по модулю два, блок 6 индикации, контролируемый цифровой блок 7, триггер 8 пуска, одновибратор 9, элемент И 10, блок 11 синхронизации, счетчик 12 (длины) цикла контроля.

Кроме того, i-й (i = 1, ..., n) вычислительный блок (фиг. 2) содержит регистр 13 сдвига, сумматоры 14 и l5 по модулю два.

Блок определения входов/выходов (фиг. 3) содержит элемент 16 коммутации, резистор 17, сумматор 18 по модулю два, элемент НЕ 19,Р-триггер 20.

Блок синхронизации обеспечивает

*потактное срабатывание цепей устройства. На втором выходе этого блока сигнал формируется с учетом времени срабатывания контролируемого блока и с учетом срабатывания цепей вычислительных блоков. Блок представляет собой генератор с последовательно включенной линией задержки.

Элемент 16 коммутации с тремя состояниями представляет собой ком45 мутатор, значение логического уровня на выходе которого равно значению логического уровня на его информационном входе при условии, что на управляющий вход подан сигнал логи50 ческого нуля, в противном случае выход принимает высокоимпедансное состояние, например элемент, входящий в состав интегральной микросхеMbI ° .

Каждый вычислительный блок 4 ис55 пользуется в качестве генератора тестовых воздействий, если i-й вывод контролируемого цифрового блока

7 является входом. Каждый i-й блок 4 используется в качестве формирователя сигнатуры, если 1-й вывод контролируемого цифрового блока 7 является выходом, или одновременно и как генератор тестовых воздействий, и как формирователь сигнатуры, если

i-й вывод контролируемого цифрового блока 7 является одной из линий двунаправленной шины. Причем в те такты процесса контроля, когда шина включена в режим приема информации, блок 4 используется в качестве генератора тестовых воздействий, когда же шина включена в режим выдачи ин- формации с контролируемого цифрового блока, блок 4 используется как формирователь сигнатуры.

Генератор 2 используется как генератор m-последовательности для осуществления начальной загрузки блоков

4 и для обеспечения функционирования блоков 4 в качестве генераторов mпоследовательности.

Необходимость использования блоков 3 объясняется следующим. В некоторые такты работы устройства могут создаваться ситуации, когда одновременно выполняются следующйе два условия:

i-й вывод контролируемого цифрового блока 7 является выходом одной из линий двунаправленной шины, и в данный такт шина работает в режиме выдачи информации, в рассматриваемый такт работы устройства сигналы на выходе i-го блока 4 и на -м выводе контролируемого цифрового блока 7 имеют противоположные один по отношению к другому уровни логических сигналов.

Назовем такую ситуацию конфликтной. Рассмотрим два случая возникновения конфликтной ситуации на i-м выводе контролируемого цифрового блока 7, удовлетворяющей первому условию.

Пусть в некоторый такт процесса контроля i-й блок 4 вычисления остатка выработал на своем выходе уровень логического нуля, а на i-м выводе контролируемого цифрового блока 7 в то же такт был сформирован высокий логический уровень (логическая единица). В этом случае нижний транзистор выходного каскада интегральной микросхемы, включенной на выходе блока 4, находится в режиме насыщения и прямое соединение выхода блока 4

1288700 и соответствующего вывода контролируемого цифрового блока 7 приводит к тому, что в точке их соединения уровень Логического сигнала низкий (логический нуль). Таким образом, информация о контролируемом цифровом блоке 7 искажена, а нижний транзистор выходного каскада интегральной микросхемы, включенной на выходе блока 4, перегружен за счет дополни- 10 тельного тока, поступающего с выходного каскада контролируемого цифрового блока 7.

Пусть в некоторый такт работы i-й блок 4 выработал на своем выходе вы- 15 сокий логический уровень (логическую единицу), а íà i-м выводе контролируемого цифрового блока 7 в тот же такт был сформирован низкий логический уровень (логический нуль). Это приво-20 дит к тому,что при прямом соединении выхода блока 4 и соответствующего вывода контролируемого цифрового блока

7 перегружен нижний транзистор выходного каскада контролируемого цифрового блока за счет дополнительного тока, протекающего через верхний транзистор выходного каскада интегральной микросхемы, включенной на выходе блока 4. Ю

Таким образом, конфликтные ситуа— ции, возможные в известном устройстве, снижают. достоверность контроля и яв— ляются недопустимыми. Их устранение является функцией активных блоков 3. 35

Устройство работает следующим образом.

После включения устройства, до прихода сигнала "Пуск", содержимое сдвиговых регистров 13, счетчика 12 и 40 состояние триггера 20 могут быть произвольными. Состояние триггера 8 до прихода сигнала Пуск" — всегда нулевое, так как в случае установления единичного состояния в момент 45 включения питания оба входа элемента И 10 имеют единичный уровень и, следовательно, блок 11 синхронизации работает в режиме генерации импульсов, которые поступают на счет- 50 ный вход счетчика 12 до тех пор, пока на его выходе не появится уровень логического нуля и триггер 8 не будет переведен в нулевое состояние, а блок 11 не прекратит вырабаты- 55 вать импульсы.

По приходу сигнала "Пуск" триггер 8 устанавливается в единичное состояние и запускает одновибратор

9, который генерирует импульс сброса, переводящий все элементы устройства в исходное состояние. Триггеры

20 переходят в нулевое состояние и открывают элементы 16 (фиг. 2), на выходе которых появляется уровень логического нуля. Если на некотором выводе контролируемого цифрового блока присутствует уровень логической единицы, т.е. возникла конфликтная ситуация, то при достижении током, протекающим через резистор 17, величины ?„ = -, где U„, — минимальная разность потенциалов между входами сумматора 18 по модулю два, при которой его выход находится в состоянии логической единицы; R — величина резистора 17, которая должна удовлетворять условию

U U (R c, I I

not к макс где I — максимальная величина тон макс ка нагрузки в случае отсутствия конфликтной ситуации, изменяется логический уровень на выходе сумматора 18 по модулю два с нуля на единицу.

На входе установки в единицу триггера 20 возникает перепад логического уровня из единицы в нуль, и триггер 20 устанавливается в единичное состояние, тем самым переводя элемент 16 коммутации в третье состояние с высокоимпедансным выходом.

Таким образом, конфликтная ситуация ликвидируется. Величина тока I

U должна быть не более - - — — где

R — величина напряжения, соответствующая максимально допустимому уровню логического нуля (например, для

ТТЛ-схем U, = 0,4В); Б — величина напряжения на выходе элемента 16 с тремя состояниями. Такое условие накладывает ограничения на количест" во входов контролируемого цифрового блока, подключаемых к выходу одного элемента 16.

После окончания импульса сброса начинает работу блок 11. В течение первых k и тактов работы (k — количество. разрядов сдвигового регистра .

13) происходит последовательное заполнение сдвиговых регистров 13 фрагмейтами m-последовательности с одновременным формированием сигнатур и подачей на контролируемый цифровой блок

1288700

7 тестовых наборов, содержащих большое количество нулей. Включение выхода каждого i-го блока 4 в обратную связь i-го сдвигового регистра 13 через соответствующий сумматор по 5 модулю два коммутатора обеспечивает заполнение каждого i-го сдвигового регистра фрагментами m-последовательности, что исключает корреляцию тестовых сигналов между выводами контро- лируемого цифрового блока 7, являющимися либо входами, либо линиями двунаправленной шины. Генерация mпоследовательности обеспечивается включением в обратную связь сигнала логической единицы, обеспечивающей ненулевое состояние сдвигового регистра 13 уже после первого тактового импульса. Генератор 2 построен, как блоки, и через ш и тактов работы устройства гарантируется дальнейшая подача тестовых воздействий с вероятностью единиц в последовательности

Р = 0,5.

Каждый последующий блок 4 функцио; нирует как генератор m-последовательности, что обеспечивается включением в обратную связь через соответствующий сумматор по модулю два сигнала коммутатора с выхода предыдущего i-ro блока, генерирующего m-последовательность. Подключение в обратную связь сдвигового регистра 13 сигнала с выхода контролируемого цифрового блока

7 не приводит к нарушению вероятност- З5 ных свойств ш-последовательности, генерируемой данным блоком 4 эа счет суммирования по модулю два выходного сигнала контролируемого цифрового блока 7 с m-последовательностью, вырабатываемой предыдущим блоком 4.

После каждого тактового импульса с задержкой, равной времени распространения логического сигнала с выхода блока 4 через блок 3, с второго вы- хода блока 11 синхронизации поступает импульс, переключающий триггер 20 в нулевое состояние, так как сигнал на его информационном входе всегда имеет низкий логический уровень. Если 50 в t- é такт работы (t = 1,2,..., k, где k — - максимальное число тактов) не возникло конфликтной ситуации, то выход триггера 20 будет поддерживать нулевой уровень на управляющем входе коммутатора 16 с тремя состояниями. Если в t-й такт возникла конфликтная ситуация, то эа счет протекания тока I = I через резистор 17 на нем выделится падение напряжения U = U„, которое переведет выход сумматора 18 по модулю два в единичное состояние, а коммутатор 16 с тремя состояниями переключится в третье состояние. Конфликт будет устранен.

По приходу (+1)-ro тактового импульса анализ на наличие конфликтной ситуации возобновляется. Искажения в выходной последовательности, получаемой на какой-либо линии двунаправленной шины контролируемого цифрового блока 7, обусловленные наличием в нем неисправности, вызывают изменения в последовательности на выходе соответствующего блока 4, что приводит к тому, что в последующие такты процесса контроля, когда указанная линия двунаправленной шины функционирует, как вход контролируемого блока 7, подаваемые на нее воздействия отличаются от воздействий, подаваемых на исправный цифровой блок 7, что, соответственно, проявляется в дальнейшем искажении выходной последовательности контролируемого цифрового блока 7. Указанное явление повышает контролирующую способность устройства.

Количество тактов k работы устройства фиксировано, после выдачи последнего тестового воздействия с выхода счетчика 12 подается сигнал сброса триггера 8, работа блока 11 синхронизации прекращается. Вычисленные остатки индицируются блоком 6 индикации и сравниваются с остатками, полученными в результате проверки исправного цифрового блока или математического моделирования.

Контролируемый цифровой блок считается исправным, если указанные остатки совпадают.

Формула изобретения

Устройство для контроля цифровых ! блоков, содержащее блок управления, блок синхронизации, генератор псевдослучайной последовательности,и блоков определения входов/выходов (ив число входов/выходов контролируемого цифрового блока), и вычислительных блоков и блок индикации, причем вход пуска устройства соединен с входом пуска блока управления, вы7 12 ход признака начала работы которого соединен с входами сброса генератора псевдослучайной послеповательности, п блоков определения входов/выходов

1 и и вычислительных блоков, выход признака начала контроля блока управления соединен с входом пуска блока синхронизации, первый выход которого соединен с входами синхронизации генератора псевдослучайной последовательности и вычислительных блоков и тактовым входом блока управления, выходы и вычислительных блоков соединены с информационными входами п блоков определения входов/выходов, выходы которых соединены с соответствующими входами/выходами контролируемого цифрового блока, группы выходов всех вычислительных блоков соединены с входами блока индикации, причем блок управления содержит триггер пуска, одновибратор, элемент И, счетчик цикла контроля, причем инверсный вход триггера пуска соединен с входом пуска блока управления, вы— ход триггера пуска соединен с входом одновибратора и первым входом элемента И, выход которого соединен с выходом признака начала контроля блока управления, инверсный выход одновибратора соединен с вторым входом эле— мента И и с выходом признака начала работы блока управления, прямой выход одновибратора соединен с входом сброса счетчика цикла контроля, выход переполнения которого соединен с инверсным входом сброса триггера пуска, счетный вход счетчика цикла контроля соединен с тактовым входом счетчика цикла контроля, каждый i-й (i = 1, n) вычислительный блок содержит регистр сдвига и два сумматора,причем вход синхронизации i-го вычислительного блока соединен с входом синхронизации регистра сдвига, группа выходов которого соединена с группой выходов i-го вычислительного блока, k-й выход регистра сдвига (где

k — число тестов) соединен с первым входом первого сумматора по модулю два, выход второго сумматора по моду-лю два соединен с информационным входом регистра сдвига, инверсный вход сброса которого соединен с вхо88700

8 дом сброса i-ro вычислительного блока, а каждый i-й блок определения входов/выходов содержит D-триггер, элемент НЕ и элемент коммутации,причем инверсный R-вход D-триггера соединен с входом сброса i-го блока определения входов/выходов, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности контроля,устройство содержит п сумматоров по модулю два, а в каждый -й вычислительный блок введен ограничительный ре I зистор и сумматор по модулю два,причем второй выход блока синхронизации соединен с входом синхронизации и блоков определения входов/выходов, выход генератора псевдослучайной последовательности соединен с пер.вым входом первого сумматора по мо20 дулю два, выходы и сумматоров соединены с информационными входами п вычислительных блоков, первые входы сумматоров по модулю два с второго по и-й включительно соединены с выходами вычислительных блоков с первого по (n-1)-й соответственно, вторые входы и сумматоров соединены с выходами и блоков определения входов/выходов, причем в i-м вычислительном блоке i-й выход регистра двига соединен с вторым входом первого сумматора по модулю два, выход которого соединен с первым входом второго сумматора по модулю два, вто35 рой вход которого соединен с информационным входом х-го вычислительного блока, а в каждом i-м блоке определения входов/выходов выход D-триггера соединен с управляющим входом элемента коммутации, информационный вход которого соединен с информационным входом i-ro блока определения входов/выходов, выход элемента коммутации соединен с первым входом

45 сумматора по модулю два и через orраничительный резистор с вторым входом сумматора по модулю два и с выходом i-ro блока определения входов/выходов, выход сумматора по мо50 дулю два соединен через элемент НЕ с инверсным S-входом В-триггера,  — вход которого подключен к шине нулевого потенциала устрройства.

Пуск от 1О на 3

1288700

И77, °

Фиг.4

Редактор В.Петраш

Заказ 7810/48 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 с

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4

oN 11.2

АУ

Составитель А.Сиротская

Техред Л.Олейник Корректор Л.Пилипенко